KR970013339A - 비휘발성 반도체 메모리와 그 제조방법 - Google Patents

비휘발성 반도체 메모리와 그 제조방법 Download PDF

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Abstract

비휘발성 반도체 메모리는 분할(split) 게이트형 메모리 셀 트랜지스터로 구성되고, 그 각각은 반도체 기판의 주표면에 형성되는 소스 역과 드레인 영역을 포함하며, 상기 소스 영역과 드레인 영역 사이에 채널 영역을 형성하기 위해 서로 떨어져 있다. 이 채널 영역은 드레인 영역에 인접한 제1의 채널 영역과 소스 영역에 인접한 제2의 채널 영역으로 나누어진다. 제1의 게이트 절연(insulator)막은 제1의 채널 영역의 표면상에 형성되고, 제어 게이트 전극은 제1의 게이트 절연막 위에 형성된다. 절연층은 소스 영역과 드레인 영역상에 형성되고, 제2의 게이트 절연막은 상위 표면(upper surface)과 제어게이트 전극의 한쌍의 반대쪽 표면 위에 제2의 채널 영역의 표면상에 형성된다. 플로팅게이트 전극은 소스 영역상에 형성된 절연층과 드레인 영역상에 형성된 절연층상에서 각각 끝나는 마주보는 끝을 갖는 제2의 게이트 절연막 위에 형성된다.

Description

비휘발성 반도체 메모리와 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 비휘발성 메모리의 제1실시예의 개략적 단면도.

Claims (12)

  1. 각각이 플로팅게이트 전극과 제어 게이트 전극을 갖는 분할 게이트형 메모리 셀 트랜지스터로 구성된 비휘발성 반도체 메모리에 있어서, 상기 메모리 셀 트랜지스터의 각각은 제1 및 제2의 소스/드레인 영역 사이에 채널 영역을 형성하기 위해 반도체 기판의 주표면에서 서로 분리되어 형성된 제1 및 제2의 소스/드레인 영역을 포함하고; 상기 채널 영역은 상기 제1의 소스/드레인 영역에 인접한 제1의 채널 영역과 상기 제2의 소스/드레인 영역에 인접한 제2의 채널 영역으로 나누어지고; 상기 제1의 채널 영역의 표면상에 제1의 게이트 절연막이 형성되고 : 상기 제1의 게이트 절연막 위에 제1의 게이트 전극이 형성되고 : 상기 제1 및 제2의 소스/드레인 영역의 각각은 표면상에 절연층이 형성되고; 상기 제1의 게이트 전극의 상위 표면 및 한쌍의 양측면에 표면과 상기 제2의 채널 영역의 표면상에 제2의 게이트 절연막이 형성되며 : 제2의 게이트 전극은 상기 제2의 게이트 절연막위에 형성되고 상기 제1의 소스/드레인 영역의 표면상에 형성된 상기 절연층 및 상기 제2의 소스/드레인 영역의 표면상에 형성된 상기 절연층상에서 한정되는 양측면을 가지며, 상기 제1 및 제2의 게이트 전극중 하나는 플로팅게이트 전극을 구성하고 나머지 하나는 제어 게이트 전극을 구성하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 절연막은 상기 제1의 게이트 전극의 제1의 측면의 표면을 부분적으로 덮고; 상기 제2의 게이트 절연막은 상기 제1의 게이트 전극은 제1의 측면의 표면중 남아있는 부분을 덮고 상기 제1의 측면의 표면에 반대되는 상기 제1의 게이트 전극의 제2의 측면의 표면을 완전히 덮는 것을 특징으로 하는 비휘발성 반도체 메모리.
  3. 제3항에 있어서, 상기 제2의 게이트 전극 및 상기 절연막을 덮기 위해 형성된 층간 절연막과 : 상기 층간 절연막 위에 형성되고, 상기 층간 절연물을 통해 형성되어 상기 제1의 소스/드레인 영역에 이르는 접촐홀을 통해 상기 제1의 소스/드레인 영역에 연결된 디킷 라인 컨덕터를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  4. 각각이 플로팅게이트 전극과 제어 게이트 전극을 갖는 분할 게이트형 메모리 셀 트랜지스터로 구성된 비휘발성 반도체 메모리에 있어서, 상기 메모리 셀 트랜지스터의 각각은 제1 및 제2의 소스/드레인 영역 사이에 채널 영역을 형성하기 위해 반도체 기판의 주표면에서 서로 분리되어 형성된 제1 및 제2의 소스/드레인 영역을 포함하고 : 상기 채널 영역은 상기 제1의 소스/드레인 영역에 인접한 제1의 채널 영역과 상기 제2의 소스/드레인 영역에 인접한 제2의 채널 영역으로 나누어지고 : 상기 제1의 채널 영역의 표면상에 제1의 게이트 절연막이 형성되고 : 상기 제1의 게이트 절연막 위에 제1의 게이트 전극이 형성되고; 상기 제1의 게이트 전극 위에 제2의 게이트 절연막이 형성되고 : 상기 제1의 및 제2의 소스/드레인 영역의 각각의 표면상에 절연층이 형성되고 : 제3의 게이트 절연막은 적어도 상기 제2의 채널 영역의 표면과 상기 제1의 게이트 전극의 양측면의 표면중 상기 제2의 채널 영역에 인접한 한 측면의 표면을 덮기 위해 형성되며 : 제2의 게이트 전극은 상기 제2 및 제3의 게이트 절연막 위에 형성되고 상기 제1의 소스/드레인 영역의 표면상에 형성된 상기 절연층 및 상기 제2의 소스/드레인 영역의 표면상에 형성된 상기 절연층상에서 한정되는 양측면을 가지며, 상기 제1 및 제2의 게이트 전극중 하나는 플로팅게이트 전극을 구성하고 나머지 하나는 제어 게이트 전극을 구성하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  5. 제4에 있어서, 상기 제1의 소스/드레인 영역의 표면상에 형성된 상기 절연층은 상기 제1의 게이트 전극의 한쌍의 측면의 표면중 한 측면의 표면을 완전히 덮고 : 상기 제3의 게이트 절연막은 상기 제1의 게이트 전극의 한쌍의 측면의 표면중 나머지 측면의 표면에서 위쪽으로 연장되는 것을 특징으로 하는 비휘발성 반도체 메모리.
  6. 제5항에 있어서, 상기 제2의 게이트 전극과 상기 절연막을 덮기 위해 형성된 층간 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  7. 각각이 플로팅게이트 전극과 제어 게이트 전극을 갖는 분할 게이트형 메모리 셀 트랜지스터로 구성된 비휘발성 반도체 메모리 제조 방법에 있어서, 반도체 기판의 주표면 상에 형성된 제1의 게이트 절연막 위에 제1의 게이트 전극을 형성하는 단계와; 상기 제1의 게이트 전극의 양측면에서 상기 반도체 기판의 상기 주표면에 제1 및 제2의 소스/드레인 영역을 형성하는 단계와; 채널 영역이 상기 반도체 기판의 상기 주표면에서 상기 제1의 게이트 전극 밑에 형성되도록 상기 제1의 게이트 전극과 자기 정렬적으로 상기 제1 및 제2의 소스/드레인 영역의 표면을 덮는 절연층을 형성하는 단계와; 상기 제1의 소스/드레인 영역에 인접한 상기 제1의 게이트 전극의 일부를 채널 같이 방향으로 제거하는 단계와 ; 남아있는 제1의 게이트 전극의 상기 표면과 한쌍의 측면의 표면 및 상기 제1의 게이트 전극의 상기 일부가 제거된 상기 반도체 기판의 상기 주표면상에 제2의 게이트 절연막을 형성하는 단계; 및 상기 제2의 게이트 절연막을 덮으면서 상기 제1의 소스/드레인 영역의 표면상에 형성된 상기 절연층 및 상기 제2의 소스/드레인 영역의 표면상에 형성된 상기 절연층상에서 각각 한정되는 양측면을 갖는 제2의 게이트 전극을 형성하는 단계를 포함하고, 상기 제1 및 제2의 게이트 전극중 하나는 플로팅게이트 전극을 구성하고 나머지 하나는 제어 게이트 전극을 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  8. 제7항에 있어서, 상기 절연막은 상기 제1의 게이트 전극의 제1의 측면의 표면을 부분적으로 덮기 위해 형성되지만 상기 제1의 게이트 전극의 상기 표면은 노출된 상태로 놓여있고, 상기 제2의 게이트 절연막은 상기 제1의 게이트 전극의 제1의 측면의 표면중 남아있는 부분을 덮고 상기 제1의 측면에 마주보는 상기 제1의 게이트 전극의 제2의 측면의 표면을 완전히 덮기 위해 형성된 것을 특징으로 하는 비휘발성 반도체 메모리 제조 방법.
  9. 제8항에 있어서, 상기 제2의 게이트 전극과 상기 절연막을 덮는 층간 절연막을 형성하는 단계와 ; 층간 절연물을 통해 형성도어 상기 제1의 소스/드레인 영역에 이르는 접촉홀을 통해 상기 제1의 소스/드레인 영역에 연결될 상기 층간 절연막 위에 디짓 라인 컨덕터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 제조 방법.
  10. 각각이 플로팅게이트 전극과 제어 게이트 전극을 갖는 분할 게이트형 메모리 셀 트랜지스터로 구성된 비휘발성 반도체 메모리에 제조방법 있어서, 반도체 기판의 주표면 상에 제1의 게이트 절연막과, 제1의 게이트전극과, 제2의 게이트 절연막, 제2의 게이트 전극 부분중 제1의 부분이 언급된 순서로 쌓여진 적층 구조물 형성하는 단계와; 채널 영역이 상기 적층 구조 밑에 형성되도록 상기 적층 구조와 자기 정렬적으로 상기 적층 구조의 양쪽 측면에 제1 및 제2의 소스/드레인 영역을 형성하는 단계와 : 상기 제1 및 제2의 소스/드레인 영역의 표면을 덮는 절연층을 형성하는 단계와 : 상기 소스/드레인 영역 각각의 제1의 측면에 인접한 상기 적층 구조의 일부를 채널 길이 방향으로 게저하는 단계와 : 적어도 남아있는 적층 구조의 측면이 표면과 상기 적층 구조의 상기 일부가 제거된 상기 반도체 기판의 주표면 상에 제3의 게이트 절연막을 형성하는 단계와 : 상기 반도체 기판의 상기 주표면상에 형성된 상기 제3의 게이트 절연물상에 상기 제2의 게이트 전극의 제2의 부분을 형성하는 단계와 : 상기 제2의 게이트 전극의 제2의 부분과 상기 남아있는 적층 구조의 상기 제2의 게이트 전극의 상기 제1의 부분을 덮으면서 상기 제1의 소스/드레인 영역인 표면상에 형성된 절연층과 상기 제2의 소스/드레인 영역의 표면상에 형성된 절연층상에서 각각 한정되는 양쪽 측면을 갖는 제2의 게이트 전극의 제3의 부분을 형성하는 단계를 포함하고, 상기 제1 및 제2의 게이트 전극중 하나는 플로팅게이트 전극을 구성하고 나머지 하나는 제어 게이트 전극을 구성하는 것을 특징으로 하는 비휘발성 반도체 메모리 제조 방법.
  11. 제10항에 있어서, 상기 절연막은 상기 적층 구조의 제1의 측면의 표면을 부분적으로 덮기 위해서 형성되지만 상기 적층 구조의 상위 표면은 노출된 상태로 놓여 있고, 상기 제3의 게이트 절연막은 남아있는 적층 구조의 상위 표면과, 상기 적층 구조의 상기 제1의 측면의 표면중 남아있는 부분과 상기 제1의 측면과 마주보는 상기 적층 구조의 제2의 측면의 표면 전체, 및 상기 제1의 게이트 전극의 상기 부분이 제거된 상기 반도체 기판의 상기 주표면을 덮기 위해서 형성되고, 그후, 남아있는 적층 구조의 상기 상위 표면을 덮기 위해 형성된 상기 제3의 게이트 절연막은 남아있는 적층 구조에서 상기 제2의 게이트 전극중 상기 제1의 부분의 표면이 노출되도록 선택적으로 제거되는 것을 특징으로 하는 비휘발성 반도체 메모리 제조 방법.
  12. 제11항에 있어서, 상기 제2의 게이트 전극 및 상기 절연막을 덮는 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3081543B2 (ja) * 1996-03-29 2000-08-28 三洋電機株式会社 スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ
US5841162A (en) * 1997-03-24 1998-11-24 Nec Corporation Non-volatile semiconductor memory with floating gate and control gate and fabrication process therefor
US5969383A (en) * 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
US6462779B1 (en) 1998-02-23 2002-10-08 Eastman Kodak Company Constant speed, variable resolution two-phase CCD
KR100276653B1 (ko) 1998-08-27 2001-01-15 윤종용 스프릿 게이트형 불휘발성 메모리 셀의 구동방법 및 이 셀들을구비한 반도체 메모리 장치의 구동방법
US6868015B2 (en) * 2000-09-20 2005-03-15 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gate spacer portions
US6858494B2 (en) 2002-08-20 2005-02-22 Taiwan Semiconductor Manufacturing Company Structure and fabricating method with self-aligned bit line contact to word line in split gate flash
US6828618B2 (en) * 2002-10-30 2004-12-07 Freescale Semiconductor, Inc. Split-gate thin-film storage NVM cell
KR100696374B1 (ko) 2004-10-08 2007-03-19 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
JP5412048B2 (ja) * 2008-04-02 2014-02-12 ルネサスエレクトロニクス株式会社 半導体記憶装置及びその製造方法
US7692972B1 (en) 2008-07-22 2010-04-06 Actel Corporation Split gate memory cell for programmable circuit device
JP7462389B2 (ja) * 2019-07-18 2024-04-05 ローム株式会社 不揮発性半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5263684A (en) * 1975-11-20 1977-05-26 Toshiba Corp Non-volatile semiconductor memory device
US5016215A (en) * 1987-09-30 1991-05-14 Texas Instruments Incorporated High speed EPROM with reverse polarity voltages applied to source and drain regions during reading and writing
US4861730A (en) * 1988-01-25 1989-08-29 Catalyst Semiconductor, Inc. Process for making a high density split gate nonvolatile memory cell
JPH04277681A (ja) * 1991-03-06 1992-10-02 Nec Corp 電気的に消去・書き込み可能な不揮発性半導体記憶装置
US5293328A (en) * 1992-01-15 1994-03-08 National Semiconductor Corporation Electrically reprogrammable EPROM cell with merged transistor and optiumum area
JP3251699B2 (ja) * 1993-04-16 2002-01-28 ローム株式会社 不揮発性記憶装置
US5508955A (en) * 1993-05-20 1996-04-16 Nexcom Technology, Inc. Electronically erasable-programmable memory cell having buried bit line
US5349220A (en) * 1993-08-10 1994-09-20 United Microelectronics Corporation Flash memory cell and its operation

Also Published As

Publication number Publication date
JPH0964208A (ja) 1997-03-07
US5691937A (en) 1997-11-25
TW312041B (ko) 1997-08-01
JP2950212B2 (ja) 1999-09-20
KR100202202B1 (ko) 1999-06-15

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