KR950012642A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 메모리셀영역에서의 PN접합불량의 발생률을 낮춤과 더불어 주변회로영역에서의 콘택트저항을 층분히 저감할 수 있는 반도체장치 및 그 제조방법을 제공하기 위한 것이다.
이를 위해 본 발명에서는, 층간절연층(39)에 비트선의 제1콘택트 홀(39a)을 형성하고, 이 콘택트 홀(39a)의 안 및 층간절연층(39)의 위에 폴리실리콘막(40)을 퇴적시킨다. 다음에는 레지스트(43)를 마스크로 이용하여 폴리실리콘막(40)에 등방성 드라이 에칭을 행하고, 상기 층간절연막(39)을 RIE법에 의해 에칭하여, 주변회로영역 (31b)에서의 층간절연막(39)에 제2콘택트 홀(39b)을 설치하고, 제2콘택트 홀(39b)의 안 및 폴리실리콘막(40)의 위에 적층막(44)을 형성한다 다음에는 제2콘택트 홀(39b)의 안에 매립재(45)를 매립하고, 상기 적층막(44)과 폴리실리콘막(40)을 패터닝하여. 메모리셀영역 (31a)에 비트선(46)을 형성한다. 따라서, PN접합불량의 발생률을 낮출수 있음과 더불어 콘택트저항을 낮출 수 있다.

Description

반도체장체 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1 또는 제 5실시예에 의한 반도체장치의 제조방법을 나타낸 도면,
제2도는 본 발명의 제1 또는 제 5실시예에 의한 반도체장치의 제조방법을 나타낸 것으로, 제1도의 다음 공정을 나타낸 단면도,
제3도는 본 발명의 제1실시예에 의한 반도체장치의 제조방법을 나타낸 것으로, 제2도의 다음 공정을 나타낸 단면도,
제4도는 본 발명의 제1실시예에 의한 반도체장치의 제조방법을 나타낸 것으로, 제3도의 다음 공정을 나타낸 단면도,
제5도는 본 발명의 제1실시예에 의한 반도체장치의 제조방법을 나타낸
것으로, 제4도의 다음 공정을 나타낸 단면도.

Claims (13)

  1. 반도체기판(31)의 위에 형성된 절연층(39)과, 상기 절연층에 설치된 제1콘택트 홀(39a), 상기 반도체기판에 형성된 상기 제1콘택트 홀의 아래에 위치하는 제1확산층(35), 상기 제1콘택트 홀의 안 및 상기 절연막의 위에 설치된 반도체막(40), 상기 반도체막 및 상기 절연층에 설치된 제2콘택트 홀(39b), 상기 반도체기판에 형성된 상기 제2콘택트 홀의 아래에 위치하는 제2확산층(37), 상기 제2콘택트 홀의 안 및 상기 반도체막의 위 또는 적어도 제2콘택트 홀 근방의 반도체막의 측벽에 설치된 적어도 금속을 포함하는 막(44)을 구비하는 것을 특징으로 하는 반도체장치
  2. 제1항에 있어서, 상기 제2확산층(37)의 불순물농도는 상기 제1확산층(35)의 그것보다 높은 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 제1콘택트 홀(39a)은 상기 반도체막(40)에 의해 매립되어 있는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서. 상기 제2콘택트 홀(39b)의 근방에 있어서 상기 절연막(39)과 상기 반도체막(40)에 의한 단차가 설치되어 있는 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 제2콘택트 홀(39b)은 매립되어 있는 것을 특징으로 하는 반도체장치.
  6. 반도체기판에 제1 및 제2확산층을 형성하는 공정과, 상기 반도체기판의 위에 절연막을 형성하는 공정, 상기 절연막에, 상기 제1확산층의 위에 위치하는 제1콘택트 홀을 설치하는 공정, 상기 제1콘택트 홀의 안 및 상기 절연층의 위에 반도체막을 설치하는 공정 상기 반도체막 및 상기 절연막에 상기 제2확산층의 위에 위치는 제2콘택트 홀을 설치하는 공정, 상기 제2콘택트 홀의 안 및 상기 반도체막의 위에 금속막을 설치하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법
  7. 제6항에 있어서, 상기 제1콘택트 홀의 안 및 상기 절연막의 위에 반도체막을 설치하는 공정에 있어서는 상기 반도체막을 설치한 후에 고온에서 열처리하는 공정을 더욱이 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제6항에 있어서, 상기 제2콘택트 홀의 안 및 상기 반도체막의 위에 금속막을 설치하는 공정에 있어서는 금속막을 설치한 후에 저온에서 열처리하는 공정을 더욱이 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 메모리셀영역 (51a)과 주변회로영역 (51b,51c)을 갖춘 반도체기판(31)과, 상기 메모리셀영역에서의 상기 반도체기판의 표면에 형성된 제1 MOS FET(36)의 제1도전형 확산층(56), 상기 주변회로영역에서의 상기 반도체기판의 표면에 형성된 제2MOS FET의 제1도전형 확산층(57). 상기 수변회로영역에서의 상기 반도체기판의 표면에 형성된 제 3 MOS FET의 제2도전형 확산층(58), 상기 반도체기판의 표면상에 설치된 절연층(39). 상기 절연층에 설치되고, 상기 제1 MOS FET의 제1도전형 확산층의 위에 위치하는 제1콘택트 홀(39a), 상기 제1콘택트 홀의 안 및 상기 절연층의 위에 설치된 반도체막(40), 상기 반도체막 및 상기 절연층에 설치되고, 상기 제2MOS FET의 제1도전형 확산층 및 상기 제 3MOS FET의 제2도전형 확산층 각각의 위에 위치하는 제2 및 제3콘택트 홀(39b,39c), 상기 제2 및 제3콘택트 홀 각각의 안 및 상기 반도체막의 위 또는 적어도 제2콘택트 홀 근상의 반도체막의 측벽에 설치된 적어도 금속을 포함하는 막(44)을 구비한 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 상기 제1콘택트 홀(39a)은 상기 제1MOS FET(36)의 게이트전극(34)에 대해 자기정합적으로 형성되어 있는 것을 특징으로 하는 반도체장치.
  11. 제9항에 있어서, 상기 제2MOS FET의 제1도전형 확산층(57)은 상기 적어도 금속을 포함하는 막(44)을 매개하여 상기 제 3MOS FET의 제2도전형 확산층(58)과 접속되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제9항에 있어서, 상기 제2MOS rEf의 제1도전형 확산층(57)은 상기 적어도 금속을 포함하는 막(44)과 상기 반도체막(40)을 매개하여 상기 제 3MOS FET의 제2도전형 확산층(58)과 접속되어 있는 것을 특징으로 하는 반도체장치.
  13. 메모리셀영역 및 주변회로영역 각각에서의 반도체기판의 표면에 제1 및 제2MOS FET의 제1도전형 확산층을 형성하는 공정과, 상기 주변회로영역에서의 상기 반도체기판의 표면에 제3MOS FET의 제2도전형 확산층을 형성하는 공정, 상기 반도체기판의 표면상에 절연막을 설치하는 공정, 상기 절연막에, 상기 제1 MOS FET의 제1도전형 확산층의 위에 위치하는 제1콘택트 홀을 설치하는 공정, 상기 제1콘택트 홀의 안 및 상기 절연막의 위에 반도체막을 설치하는 공정, 상기 반도체막 및 상기 절연층에, 상기 제2MOS FET의 제1도전형 확산층 및 상기 제 3MOS FET의 제2도전형 확산층 각각의 위치에 위치하는 제2 및 제 3콘택트 홀을 설치하는 공정, 상기 제2 및 제 3콘택트 홀 각각의 안 및 상기 반도체막의 위에 적어도 금속을 포함하는 막을 설치하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102185512B1 (ko) * 2020-02-13 2021-01-04 스타일치과기공 주식회사 코골이 방지용 기구

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545926A (en) 1993-10-12 1996-08-13 Kabushiki Kaisha Toshiba Integrated mosfet device with low resistance peripheral diffusion region contacts and low PN-junction failure memory diffusion contacts
JP3104534B2 (ja) * 1994-06-27 2000-10-30 ヤマハ株式会社 半導体装置とその製法
JP3638711B2 (ja) * 1996-04-22 2005-04-13 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US5662788A (en) * 1996-06-03 1997-09-02 Micron Technology, Inc. Method for forming a metallization layer
US7126195B1 (en) * 1996-06-03 2006-10-24 Micron Technology, Inc. Method for forming a metallization layer
KR100289749B1 (ko) * 1998-05-12 2001-05-15 윤종용 도전패드형성방법
JP3277909B2 (ja) * 1999-02-08 2002-04-22 日本電気株式会社 半導体装置及びその製造方法
EP1137059A1 (de) * 2000-03-24 2001-09-26 Infineon Technologies AG Halbleiterbauelement, Verfahren zu seiner Herstellung und Verfahren zur Herstellung von elektrischen Verbindungen zwischen einzelnen Schaltungselementen
JP4177950B2 (ja) * 2000-03-28 2008-11-05 ローム株式会社 半導体装置の製造方法
US6344669B1 (en) * 2000-06-13 2002-02-05 United Microelectronics Corp. CMOS sensor
DE102005022840B3 (de) * 2005-05-18 2006-09-28 Infineon Technologies Ag Verfahren zum Herstellen von Kontaktstrukturen für DRAM-Halbleiterspeicher
DE102005024944B3 (de) * 2005-05-31 2006-12-28 Infineon Technologies Ag Kontaktstruktur für einen Stack-DRAM-Speicherkondensator
US8492866B1 (en) * 2012-01-09 2013-07-23 International Business Machines Corporation Isolated Zener diode
JP6575398B2 (ja) * 2016-03-01 2019-09-18 三菱電機株式会社 半導体装置

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5119478A (en) 1974-08-09 1976-02-16 Fujitsu Ltd Handotaisochino seizohoho
JPS5519857A (en) * 1978-07-28 1980-02-12 Nec Corp Semiconductor
JPS55138874A (en) * 1979-04-18 1980-10-30 Fujitsu Ltd Semiconductor device and method of fabricating the same
JPS57112027A (en) * 1980-12-29 1982-07-12 Fujitsu Ltd Manufacture of semiconductor device
JPS59208856A (ja) * 1983-05-13 1984-11-27 Seiko Epson Corp 多層配線
JPS61131558A (ja) 1984-11-30 1986-06-19 Toshiba Corp 半導体装置
JPS60242662A (ja) 1984-05-16 1985-12-02 Sony Corp 半導体装置
JPS61156862A (ja) * 1984-12-28 1986-07-16 Toshiba Corp 半導体記憶装置
US5132771A (en) * 1985-12-27 1992-07-21 Hitachi, Ltd. Semiconductor memory device having flip-flop circuits
JPS62241372A (ja) * 1986-04-11 1987-10-22 Seiko Epson Corp 半導体装置
JPS62260340A (ja) * 1986-05-06 1987-11-12 Toshiba Corp 半導体装置の製造方法
JPS63260065A (ja) 1987-04-17 1988-10-27 Hitachi Ltd 半導体記憶装置とその製造方法
JP2548957B2 (ja) * 1987-11-05 1996-10-30 富士通株式会社 半導体記憶装置の製造方法
JP2695185B2 (ja) * 1988-05-02 1997-12-24 株式会社日立製作所 半導体集積回路装置及びその製造方法
JP2875258B2 (ja) * 1988-06-14 1999-03-31 富士通株式会社 半導体装置およびその製造方法
JP2666384B2 (ja) * 1988-06-30 1997-10-22 ソニー株式会社 半導体装置の製造方法
JPH0240935A (ja) * 1988-07-30 1990-02-09 Sony Corp 多層配線構造
JPH0265170A (ja) 1988-08-30 1990-03-05 Sony Corp 読み出し専用半導体記憶装置
JPH02110933A (ja) 1988-10-19 1990-04-24 Matsushita Electron Corp 配線構造とその形成方法
JPH02186625A (ja) 1989-01-13 1990-07-20 Fujitsu Ltd 半導体装置の製造方法
JPH02249264A (ja) * 1989-03-23 1990-10-05 Seiko Epson Corp 半導体装置
JPH0341727A (ja) * 1989-07-07 1991-02-22 Sharp Corp 半導体装置の製造方法
US5294822A (en) * 1989-07-10 1994-03-15 Texas Instruments Incorporated Polycide local interconnect method and structure
JPH03280467A (ja) 1990-03-29 1991-12-11 Toshiba Corp 半導体装置
JPH03292767A (ja) * 1990-04-10 1991-12-24 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
JPH0462870A (ja) * 1990-06-25 1992-02-27 Mitsubishi Electric Corp 半導体装置
JP2666549B2 (ja) 1990-09-27 1997-10-22 日本電気株式会社 半導体記憶装置及びその製造方法
US5237187A (en) * 1990-11-30 1993-08-17 Hitachi, Ltd. Semiconductor memory circuit device and method for fabricating same
JPH04293233A (ja) * 1991-03-22 1992-10-16 Sony Corp メタルプラグの形成方法
JP2802455B2 (ja) 1991-05-10 1998-09-24 三菱電機株式会社 半導体装置およびその製造方法
JPH04345065A (ja) * 1991-05-22 1992-12-01 Oki Electric Ind Co Ltd 半導体装置
JP2905314B2 (ja) 1991-07-08 1999-06-14 シャープ株式会社 半導体装置の製造方法
JP2756887B2 (ja) * 1992-03-02 1998-05-25 三菱電機株式会社 半導体装置の導電層接続構造およびその製造方法
JP2875093B2 (ja) * 1992-03-17 1999-03-24 三菱電機株式会社 半導体装置
US5240880A (en) * 1992-05-05 1993-08-31 Zilog, Inc. Ti/TiN/Ti contact metallization
US5545926A (en) 1993-10-12 1996-08-13 Kabushiki Kaisha Toshiba Integrated mosfet device with low resistance peripheral diffusion region contacts and low PN-junction failure memory diffusion contacts
KR0172851B1 (ko) * 1995-12-19 1999-03-30 문정환 반도체 장치의 배선방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102185512B1 (ko) * 2020-02-13 2021-01-04 스타일치과기공 주식회사 코골이 방지용 기구
WO2021162193A1 (ko) * 2020-02-13 2021-08-19 배병수 코골이 방지용 기구

Also Published As

Publication number Publication date
US6320260B1 (en) 2001-11-20
DE69420805D1 (de) 1999-10-28
US6326691B1 (en) 2001-12-04
US5545926A (en) 1996-08-13
EP0647969B1 (en) 1999-09-22
DE69420805T2 (de) 2000-03-09
EP0647969A1 (en) 1995-04-12
KR0147450B1 (ko) 1998-11-02

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