JPH03280467A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03280467A JPH03280467A JP2078826A JP7882690A JPH03280467A JP H03280467 A JPH03280467 A JP H03280467A JP 2078826 A JP2078826 A JP 2078826A JP 7882690 A JP7882690 A JP 7882690A JP H03280467 A JPH03280467 A JP H03280467A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 13
- 239000004020 conductor Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 abstract description 6
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 abstract description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 239000005380 borophosphosilicate glass Substances 0.000 abstract description 2
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 238000001704 evaporation Methods 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 238000001020 plasma etching Methods 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical group [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000005979 thermal decomposition reaction Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置に係り、特にＭＯＳＦＥＴとＭＯ
Ｓキャパシタによりメモリセルを構成するダイナミック
型ＲＡＭのビット線形成工程に関する。
Ｓキャパシタによりメモリセルを構成するダイナミック
型ＲＡＭのビット線形成工程に関する。
（従来の技術）
セルの微細化に伴い、セル部以外の配線にも。
ビット線と同じ層を用いなければならなくなってきた。
この配線にはワード線と同層の配線に対するコンタクト
を取る部分もある。ワード線にはリンを高濃度にドープ
した多結晶シリコンか、ポリサイドを用いる。第２図に
示した様にビット線にはポリサイドを用いている。ビッ
ト線の多結晶シリコン堆積時には基板を多数枚、縦型炉
に入れて行うが、炉口から＃素が混入し自然酸化膜が、
コンタクト開口部に成長してしまう、この自然酸化膜が
リン濃度の晶い多結晶シリコンや、シリサイド上に厚く
成長し、コンタクト抵抗が増大するという問題がある。
を取る部分もある。ワード線にはリンを高濃度にドープ
した多結晶シリコンか、ポリサイドを用いる。第２図に
示した様にビット線にはポリサイドを用いている。ビッ
ト線の多結晶シリコン堆積時には基板を多数枚、縦型炉
に入れて行うが、炉口から＃素が混入し自然酸化膜が、
コンタクト開口部に成長してしまう、この自然酸化膜が
リン濃度の晶い多結晶シリコンや、シリサイド上に厚く
成長し、コンタクト抵抗が増大するという問題がある。
（発明が解決しようとする課題）
本発明は、ワード線等に対するポリサイド配線のコンタ
クト抵抗を低下させることを目的とする。
クト抵抗を低下させることを目的とする。
（１１題を解決するための手段）
本発明は半導体基板上に設けられたシリサイド膜又は多
結晶シリコンからなる導電体層と、この上に設けられ基
板の所要部に対し第１のコンタクト開口が開けられた絶
縁膜と、この絶縁膜上から前記基板の所要部にかけて設
けられ前記所要部とコンタクトする多結晶シリコン膜と
、この多結晶シリコン膜及び前記絶縁膜を貫通して設け
られた前記導電体層に達する第２の開口と、前記多結晶
シリコン膜上から前記第２の開口にかけて設けられた前
記導電体層とコンタクトするシリサイド層とを備えたこ
とを特徴とする半導体装置を提供するものである。
結晶シリコンからなる導電体層と、この上に設けられ基
板の所要部に対し第１のコンタクト開口が開けられた絶
縁膜と、この絶縁膜上から前記基板の所要部にかけて設
けられ前記所要部とコンタクトする多結晶シリコン膜と
、この多結晶シリコン膜及び前記絶縁膜を貫通して設け
られた前記導電体層に達する第２の開口と、前記多結晶
シリコン膜上から前記第２の開口にかけて設けられた前
記導電体層とコンタクトするシリサイド層とを備えたこ
とを特徴とする半導体装置を提供するものである。
（作用）
ワード線上のコンタクトは、多結晶シリコン／シリサイ
ドあるいはシリサイド／シリサイドコンタクトとなるの
で、低抵抗化が可能となる。
ドあるいはシリサイド／シリサイドコンタクトとなるの
で、低抵抗化が可能となる。
（実施例）
第１図に本発明の実施例を示した。ワード線上のビット
線と同一の層による配線のコンタクトは、多結晶シリコ
ン２１を通して開口し、モリブデンシリサイド−＋タン
グステンシリサイドといったシリサイド膜２４を堆積し
、ワード線と同じ層には、シリサイドが、直接接触する
ようにする。
線と同一の層による配線のコンタクトは、多結晶シリコ
ン２１を通して開口し、モリブデンシリサイド−＋タン
グステンシリサイドといったシリサイド膜２４を堆積し
、ワード線と同じ層には、シリサイドが、直接接触する
ようにする。
本実施例は、トレンチ型セルを用いて説明しているが、
スタック型セルについても全く同様にできる。また、基
板上コンタクトも、素子領域の拡散層の不純物濃度が高
い所は、膜１７ｂに対するコンタクトと同時に開口して
もよい。
スタック型セルについても全く同様にできる。また、基
板上コンタクトも、素子領域の拡散層の不純物濃度が高
い所は、膜１７ｂに対するコンタクトと同時に開口して
もよい。
次に、第１図（ａ）〜（ｅ）を用いて製造工程を説明す
る。
る。
先ず、Ｐ型シリコン基板１１にＬＯＣＯ３法により素子
分離Ｓ ｉ Ｏ、膜１２を形成し、ＤＲＡＭセルのキャ
パシタ領域にトレンチを形成する。トレンチ側壁にｎ型
拡散層１３を形成し、キャパシタ絶縁膜１４を介して多
結晶シリコンでプレート電極１５を設ける０次いでプレ
ート電極表面に絶縁膜１６を設ける。この後、ポリサイ
ド膜１７ａ、 １７ｂを形成する。
分離Ｓ ｉ Ｏ、膜１２を形成し、ＤＲＡＭセルのキャ
パシタ領域にトレンチを形成する。トレンチ側壁にｎ型
拡散層１３を形成し、キャパシタ絶縁膜１４を介して多
結晶シリコンでプレート電極１５を設ける０次いでプレ
ート電極表面に絶縁膜１６を設ける。この後、ポリサイ
ド膜１７ａ、 １７ｂを形成する。
これは、シランの熱分解で多結晶シリコン膜をＣＶＤ形
成後、ＡｓやＰをイオン注入し、タングステンシリサイ
ド（又はモリブデンシリサイド）を被着して、この積層
体をパターニングしたものである。ポリサイド膜はコア
領域ではワード線となるセルのゲート電極１７ａとして
形成され、デコーダ等の周辺回路ではＭＯＳＦＥＴのゲ
ート電極１７ｂ（フィールド延在部として図示）として
同時形成される。ポリサイド膜１７ａ、 １７ｂに変え
て、Ｐ拡散した多結晶シリコン膜を用いても良い。この
後。
成後、ＡｓやＰをイオン注入し、タングステンシリサイ
ド（又はモリブデンシリサイド）を被着して、この積層
体をパターニングしたものである。ポリサイド膜はコア
領域ではワード線となるセルのゲート電極１７ａとして
形成され、デコーダ等の周辺回路ではＭＯＳＦＥＴのゲ
ート電極１７ｂ（フィールド延在部として図示）として
同時形成される。ポリサイド膜１７ａ、 １７ｂに変え
て、Ｐ拡散した多結晶シリコン膜を用いても良い。この
後。
ｎ型ソース、ドレイン領域１８を形成し、 ＣＶＤ５
ｉ Ｏａ Ｉ’Ｊ及びその上に形成されたＢＰＳＯ膜等
からなる絶縁１１！ａ１９を形成し、ビット線コンタク
ト２０を開口する（第１図ａ）。
ｉ Ｏａ Ｉ’Ｊ及びその上に形成されたＢＰＳＯ膜等
からなる絶縁１１！ａ１９を形成し、ビット線コンタク
ト２０を開口する（第１図ａ）。
次に、これを炉に入れ、６００℃〜７００℃でシランの
熱分解により多結晶シリコン膜２１をＣＶＤ形成し、た
とえばＡｓをイオン注入する（第１図ｂ）。
熱分解により多結晶シリコン膜２１をＣＶＤ形成し、た
とえばＡｓをイオン注入する（第１図ｂ）。
そして、レジストパターン２２を形成し、周辺回路のゲ
ートコンタクト開口２３をＲＩＥ （反応性イオンエツ
チング）で加工する（第１図ｃ）。
ートコンタクト開口２３をＲＩＥ （反応性イオンエツ
チング）で加工する（第１図ｃ）。
しかる後、タングステンシリサイド（又はモリブデンシ
リサイド）２４をスパッタ法又は蒸着法で堆積し、多結
晶シリコン膜２１と共にパターニングして、ピット線２
５ａ９周辺回路の配線２５ｂを形成する。シリサイドは
たとえばＷＦ、とシラン混合雰囲気中で３００℃前後で
ＣＶＤ形成してもよい、２５ｂはビット線２５ａの延長
部であっても良い（第１図ｄ）。
リサイド）２４をスパッタ法又は蒸着法で堆積し、多結
晶シリコン膜２１と共にパターニングして、ピット線２
５ａ９周辺回路の配線２５ｂを形成する。シリサイドは
たとえばＷＦ、とシラン混合雰囲気中で３００℃前後で
ＣＶＤ形成してもよい、２５ｂはビット線２５ａの延長
部であっても良い（第１図ｄ）。
この後、ＢＰＳＧ膜２６を被着し、／１等の配線２７を
形成する（第１図ｅ）。
形成する（第１図ｅ）。
かくして本実施例によれば、多結晶シリコン膜２１の被
着時には下層のポリサイドや多結晶シリコンが癌出しな
いので、先述したコンタクト抵抗の増大等の問題が防止
できる。
着時には下層のポリサイドや多結晶シリコンが癌出しな
いので、先述したコンタクト抵抗の増大等の問題が防止
できる。
本実施例は、１〜レンチ型セルを用いて説明しているが
、スタック型セルについても全く同様にできる。また５
基板上コンタクトも、素子領域の拡散層の不純物濃度が
高い所は、膜１７ｂに対するコンタクトと同時に開口し
てもよい。
、スタック型セルについても全く同様にできる。また５
基板上コンタクトも、素子領域の拡散層の不純物濃度が
高い所は、膜１７ｂに対するコンタクトと同時に開口し
てもよい。
上記実施例ではコンタクト開口２３形成をＲＩＥで行う
ようにしているーが、パターン２２をマスクにして等方
性エツチングで多結Ｎ、シリコン膜２１をエツチングし
て多結晶シリコン膜２１にテーパーをつけ、次いで絶縁
膜２０をＲＩＥでカロエする゛ようにし〔発明の効果〕 本発明によればコンタクト抵抗の優れた、ＤＲＡＭに有
効な半導体装置を提供することができる。
ようにしているーが、パターン２２をマスクにして等方
性エツチングで多結Ｎ、シリコン膜２１をエツチングし
て多結晶シリコン膜２１にテーパーをつけ、次いで絶縁
膜２０をＲＩＥでカロエする゛ようにし〔発明の効果〕 本発明によればコンタクト抵抗の優れた、ＤＲＡＭに有
効な半導体装置を提供することができる。
第１図は本発明の詳細な説明する図、第２図は従来例を
説明する図である。
説明する図である。
Claims (1)
- 半導体基板上に設けられたシリサイド膜又は多結晶シリ
コンからなる導電体層と、この上に設けられ基板の所要
部に対し第１のコンタクト開口が開けられた絶縁膜と、
この絶縁膜上から前記基板の所要部にかけて設けられ前
記所要部とコンタクトする多結晶シリコン膜と、この多
結晶シリコン膜及び前記絶縁膜を貫通して設けられた前
記導電体層に達する第２の開口と、前記多結晶シリコン
膜上から前記第２の開口にかけて設けられた前記導電体
層とコンタクトするシリサイド層とを備えたことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078826A JPH03280467A (ja) | 1990-03-29 | 1990-03-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078826A JPH03280467A (ja) | 1990-03-29 | 1990-03-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03280467A true JPH03280467A (ja) | 1991-12-11 |
Family
ID=13672638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078826A Pending JPH03280467A (ja) | 1990-03-29 | 1990-03-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03280467A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320260B1 (en) | 1993-10-12 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
-
1990
- 1990-03-29 JP JP2078826A patent/JPH03280467A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320260B1 (en) | 1993-10-12 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6326691B1 (en) | 1993-10-12 | 2001-12-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
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