KR940018990A - 반도체 장치및 그 제조방법(A Semiconductor Device and a Method of Manufacturing Thereof) - Google Patents

반도체 장치및 그 제조방법(A Semiconductor Device and a Method of Manufacturing Thereof) Download PDF

Info

Publication number
KR940018990A
KR940018990A KR1019940001153A KR19940001153A KR940018990A KR 940018990 A KR940018990 A KR 940018990A KR 1019940001153 A KR1019940001153 A KR 1019940001153A KR 19940001153 A KR19940001153 A KR 19940001153A KR 940018990 A KR940018990 A KR 940018990A
Authority
KR
South Korea
Prior art keywords
layer
silicon layer
polycrystalline silicon
forming
semiconductor device
Prior art date
Application number
KR1019940001153A
Other languages
English (en)
Inventor
오사무 사까모또
Original Assignee
기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤(Mitsubishi Denki Kabushiki Kaisha)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기다오까 다까시, 미쓰비시 뎅끼 가부시끼가이샤(Mitsubishi Denki Kabushiki Kaisha) filed Critical 기다오까 다까시
Publication of KR940018990A publication Critical patent/KR940018990A/ko

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B10/00Static random access memory [SRAM] devices
    • H10B10/12Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903FET configuration adapted for use as static memory cell

Abstract

반도체장치는, 실리콘층(2)상에 산화막(5)을 개재시켜서 형성된 다결정실리콘층(106a)과, 실리콘층(2) 표면 및 다결정실리콘층(106a) 표면을 덮도록 형성된 층간 절연층(9)과, 이 층간절연층(9)에 형성된 콘택트홀(16)에 매입형성되는 동시에, 다결정실리콘층(106a)의 단부표면 및 다결정실리콘층(106a)의 단부근방(端部近傍)의 실리콘층(2)의 표면과 직접 접속된 실리콘플러그(15)와를 구비하고, 다결정실리콘층(106a)와 실리콘플러그층(15)은, 동일도전형을 갖는다.
이와같은 배선구조를 가지므로서, 이 반도체장치에 의하며, 비교적 간단한 공정으로, pn접합에 기인하는 전압강하가 생기지 않는, 도전배선층간의 오오믹접속(Okmic Contact)이 실현된다.

Description

반도체 장치및 그 제조방법(A Semiconductor Device and a Method of Manufacturing Thereof)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는, 본 발명의 제1의 실시예에 있어서의 SRAM의 메모리 셀의 구조를 표시하는 단면도.

Claims (24)

  1. 반도체층과, 상기 반도체층상에, 산화막을 개재시켜서 형성되는 동시에 단부를 가진 다결정실리콘층과, 상기 반도체층 표면 및 상기 다결정실리콘층 표면을 덮도록 형성된 충간절연층과, 상기 다결정실리콘층의 상기 단부근방의 상기 반도체층의 표면과, 상기 다결정실리콘층의 상기 단부의 표면과를 노출하도록 형성된 콘택트홀과, 상기 다결정실리콘층의 상기 단부의 표면과, 상기 반도체층의 상기 표면과에 직접 접하도록, 상기 콘택트홀에 매입된 실리콘층과를 구비하고, 상기 다결정실리콘층과 상기 실리콘층과를 동일 도전형을 가지는, 반도체장치.
  2. 상기 다결정실리콘층은 제1의 MOS트랜지스터의 게이트 전극을 구성하고, 상기 실리콘층은, 상기 반도체층표면에 있어서, 제2의 MOS트랜지스터의 소스 또는 드레인영역과 접속하고 있는 반도체장치.
  3. 제2항에 있어서, 상기 실리콘층과 상기 제2의 MOS트랜지스터의 소스 또는 드레인영역은, 동일 도전형을 가지며 또한 반도체층 표면에 있어서 서로 직접 접하고 있는 반도체 장치.
  4. 제2항에 있어서, 상기 실리콘층과 상기 제2의 MOS트랜지스터의 소스 또는 드레인영역과는 서로 틀리는 도전형을 가지며, 그들의 접합경계면에 있어서, 고융점 금속 실리사이드층이 개재하고 있는 반도체장치.
  5. 제1항에 있어서, 상기 실리콘층은 평탄한 상표면을 가지며, 그 위에, 상기 층간절연층 표면 및 상기 실리콘층 표면을 덮도록 형성된, 타의 다결정실리콘층을 구비한 반도체장치.
  6. 제5항에 있어서, 상기 실리콘층과 상기 타의 다결정실리콘층과는 틀리는 도전형을 가지며, 상기 실리콘층과 상기 타의 다결정실리콘층과의 경계면에, pn접합에서의 전압강하를 감소시키기 위한 중간 도전형의 개재하고 있는 반도체 장치.
  7. 제6항에 있어서, 상기 중간 도전층은, 고융점 금속 실리사이드층을 포함하는 반도체장치.
  8. 제5항에 있어서, 상기 실리콘층과 상기 타의 다결정실리콘층과는, 동일 도전형을 가지며 또한 서로 직접 접하고 있는 반도체 장치.
  9. 반도체층과, 상기 반도체층 표면상에 형성된 층간 절연층과, 상기 층간 절연층에, 상기 반도체층 표면의 콘택트부를 노출하도록 형성된 콘택트홀과, 상기 콘택트홀의 내부에 매입된, 평탄한 표면을 가지는 실리콘플러그층과, 상기 층간절연층상에 형성되는 동시에, 상기 콘택트홀에 있어서 상기 실리콘플러그층과 전기적으로 접속된 제1다결정실리콘층과, 상기 제1다결정실리콘층 표면상에 산화막을 통해서 형성되어, 또한 상기 콘택트홀의 직상의 영역 근방에 있어서 상기 산화막이 개구하므로서, 상기 제1다결정 실리콘층과 전기적으로 접속된 제2다결정실리콘층과를 구비하고, 상기 제1다결정실리콘층과 상기 제2다결정실리콘층은, 각각 틀리는 도전형을 가지고, 적어도 상기 제1다결정실리콘층과 상기 제2다결정실리콘층이 접속된 영역의 접속경계면에, pn접합에서의 전압강하를 감소시키기 위한 중간도전층을 가지는 반도체장치.
  10. 제9항에 있어서, 상기 반도체층상에 산화막을 개재시켜서 형성되는 동시에, 하나으 단부가 상기 콘택트홀내에 위치하여 상기 실리콘플러그층과 접속되어 있는 다결정 실리콘층을 또한 구비한 반도체장치.
  11. 제9항에 있어서, 상기 중간도전층이, 고융점 금속 실리사이드층을 포함하는 반도체장치.
  12. 제9항에 있어서, 상기 중간도전층이, 상기 제1다결정실리콘층과 상기 제2다결정층과 상기 제2다결정실리콘층이 접속된 영역에 있어서, 상기 제1다결정실리콘층 표면으로부터 소정의 깊이에 걸쳐서 형성된 고농도 불순물층을 포함하는 반도체장치.
  13. 제12항에 있어서, 상기 실리콘플러그층과 상기 제1다결정실리콘층은 틀리는 도전형을 가지며, 그 접속경계면에, pn접합에서의 전압강하를 감소시키기 위한 중간도전층을 또한 개재시키고 있는 반도체장치.
  14. 제12항에 있어서, 상기 실리콘플러그층과, 상기 제1다결정실리콘층은 틀리는 도전형을 가지며, 상기 고농도 불순물층이, 상기 제1다결정실리콘층의 상표면에서 상기 실리콘플러그층과의 접합경계면에 걸쳐서 형성되어 있는 반도체장치.
  15. 반도체층 표면상에, 산화막을 개재시켜서, 일도전형의 불순물을 도프한, 단부를 가진 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층을 소정형으로 패터닝하는 공정과, 패터닝된 상기 다결정실리콘층 표면 및 상기 반도체 층 표면을 덮도록, 층간절연층을 형성하는 공정과, 패터닝된 상기 다결정실리콘층의 상기 단부의 표면 및 상기 반도체층 표면의 일부를 노출하도록, 상기 층간절연층에 콘택트홀을 개구하는 공정과, 상기 콘택트홀 내부에, 상기 다결정실리콘층의 상기 단부의 표면과 직접 접하도록, 상기 다결정실리콘층과 같은 도전형의 불순물을 도프한 실리콘층을 매꾸기 형성하는 공정과를 구비한, 반도체장치의 제조방법.
  16. 제15항에 있어서, 상기 콘택트홀의 내부에 실리콘층을 매입형성하는 상기 공정은, 상기 콘택트홀의 내부를 채우는 실리콘층을 형성한 후에 이 실리콘층을 에치백하여 그 표면을 평탄화하는 공 포함하고, 또한, 상기 층간절연층 표면 및 평탄화된 상기 실리콘층 표면상에, 타의 다결정실리콘층을 형성하는 공정을 구비한 반도체장치의 제조방법.
  17. 반도체층 표면상에, 층간절연층을 형성하는 공정과, 상기 층간절연층에, 상기 반도체층 표면의 콘택트부를 노출하도록 콘택트홀을 개구하는 공정과, 상기 콘택트홀의 내부에, 평탄한 표면을 가지는 실리콘 플러그층을 형성하는 공정과, 상기 층간절연층 표면 및 상기 실리콘플러그층의 상기 평탄한 표면과 직접 접하도록, 제1도전형의 불순물을 도프한 제1다결정실리콘층을 형성하는 공정과, 상기 제1다결정실리콘층 표면상에 산화막을 형성하는 공정과, 상기 산화막의, 상기 콘택트홀의 상방에 위치하는 영역부분만을 개구하고, 해당 영역의 제1다결정실리콘층을 노출시키는 공정과, 상기 산화막 표면 및 노출된 상기 제1다결정실리콘층표면에 직접 접하도록, 제2도전형의 불순물을 도프한 제2다결정실리콘층을 형성하는 공정과, 적어도 상기 제1다결정실리콘층과 상기 제2다결정실리콘층이 접속된 영역의 접속경계면에, pn접합에서의 전압강하를 감소시키기 위한 중간도전층을 형성하는 공정과를 구비한 반도체장치의 제조방법.
  18. 제17항에 있어서, 상기 제2다결정실리콘층을 형성하는 상기 공정전에, 적어도 상기 산화막을 개구한 상기 영역부분만의 상기 제1다결정실리콘층 표면상에, 고융점금속 실리사이드층을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  19. 제18항에 있어서, 상기 고융점 금속 실리사이드층을 형성하는 공정은, 상기 산화막의 표면상 및 상기 산화막이 개구된 상기 영역의 상기 제1다결정실리콘층 표면상을 덮도록 고융점금속층을 형성하는 공정과, 적어도 상기 산화막이 개구된 상기 영역부분의 상기 고융점 금속을 실리사이드화하는 공정과, 상기 고융점금속층중 실리사이드화되지 않았던 부분을 제거하는 공정과를 포함하는 반도체장치의 제조방법.
  20. 제18항에 있어서, 상기 고융점 금속 실리사이드층을 형성하는 싱기 공정은, 상기 제1다결정실리콘층을 형성하는 상기 공정 후, 상기 제1다결정실리콘층 표면상에 고융점금속 실리사이드층을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  21. 제17항에 있어서, 상기 중간도전층을 형성하는 상기 공정은, 상기 제1다결정실리콘층 표면의, 적어도 상기 산화막이 개구된 상기 영역에 제1도전형 불순물을 주입하고, 상기 제1다결정실리콘층 표면으로부터 소정의 깊이에 걸쳐서 고농도 제1도전형불순물층을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  22. 제17항에 있어서, 상기 고농도 제1도전형불순물층을 형성하는 공정은, 상기 산화막을 개구한 후, 상기 산화막을 개구하기 위해서 사용한 마스크를 그대로 사용하여, 상기 제1다결정실리콘층에 제1도전형불순물을 주입하는 공정을 포함하는 반도체장치의 제조방법.
  23. 제21항에 있어서, 상기 실리콘플러그층은 제2도전형을 가지며, 상기 고농도 제1도전형불순물층을 형성하는 공정은, 상기 제1다결정실리콘층의 표면으로부터 상기 실리콘 플러그층과의 접합경계면에 걸쳐서 소정농도의 고농도 제1도전형불순물층이 형성되도록, 제1도전형불순물을 주입하는 공정을 포함하는 반도체 장치의 제조방법.
  24. 제23항에 있어서, 상기 고농도 제1도전형불순물층을 형성하는 공정은, 적어도 주입에너지의 틀리는 2회이상의 제1도전형불순물을 주입공정을 포함하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940001153A 1993-01-22 1994-01-22 반도체 장치및 그 제조방법(A Semiconductor Device and a Method of Manufacturing Thereof) KR940018990A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP937293 1993-01-22
JP93-009372 1993-01-22
JP5325041A JPH06275724A (ja) 1993-01-22 1993-12-22 半導体装置およびその製造方法
JP93-325041 1993-12-22

Publications (1)

Publication Number Publication Date
KR940018990A true KR940018990A (ko) 1994-08-19

Family

ID=26344068

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940001153A KR940018990A (ko) 1993-01-22 1994-01-22 반도체 장치및 그 제조방법(A Semiconductor Device and a Method of Manufacturing Thereof)

Country Status (3)

Country Link
US (1) US5497022A (ko)
JP (1) JPH06275724A (ko)
KR (1) KR940018990A (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2647045B2 (ja) * 1995-02-28 1997-08-27 日本電気株式会社 半導体記憶装置及びその製造方法
WO1996033514A1 (fr) * 1995-04-17 1996-10-24 Seiko Epson Corporation Dispositif semi-conducteur et procede de fabrication de ce dispositif
US5840624A (en) * 1996-03-15 1998-11-24 Taiwan Semiconductor Manufacturing Company, Ltd Reduction of via over etching for borderless contacts
US5869391A (en) * 1996-08-20 1999-02-09 Micron Technology, Inc. Semiconductor method of making electrical connection between an electrically conductive line and a node location, and integrated circuitry
JP3047850B2 (ja) * 1997-03-31 2000-06-05 日本電気株式会社 半導体装置
US6876040B1 (en) * 2003-12-12 2005-04-05 International Business Machines Corporation Dense SRAM cells with selective SOI
US7262987B2 (en) * 2005-02-01 2007-08-28 International Business Machines Corporation SRAM cell using tunnel current loading devices
JP2006313773A (ja) * 2005-05-06 2006-11-16 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US7928008B2 (en) * 2007-01-18 2011-04-19 Terasemicon Corporation Method for fabricating semiconductor device
CN107001145B (zh) 2014-12-15 2020-05-19 日本特殊陶业株式会社 导电性氧化物烧结体、导电用构件、气体传感器、压电元件以及压电元件的制造方法
US20160276156A1 (en) * 2015-03-16 2016-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing process thereof
US9853151B2 (en) * 2015-09-17 2017-12-26 International Business Machines Corporation Fully silicided linerless middle-of-line (MOL) contact
JP6539568B2 (ja) * 2015-11-04 2019-07-03 株式会社Screenホールディングス 熱処理方法および熱処理装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02148852A (ja) * 1988-11-30 1990-06-07 Hitachi Ltd 半導体装置およびその製造方法
US5151387A (en) * 1990-04-30 1992-09-29 Sgs-Thomson Microelectronics, Inc. Polycrystalline silicon contact structure
US5204279A (en) * 1991-06-03 1993-04-20 Sgs-Thomson Microelectronics, Inc. Method of making SRAM cell and structure with polycrystalline p-channel load devices

Also Published As

Publication number Publication date
US5497022A (en) 1996-03-05
JPH06275724A (ja) 1994-09-30

Similar Documents

Publication Publication Date Title
US4603468A (en) Method for source/drain self-alignment in stacked CMOS
US6518623B1 (en) Semiconductor device having a buried-channel MOS structure
US20050170593A1 (en) Method for forming a FinFET by a damascene process
KR930017188A (ko) 전계효과 트랜지스터 및 그 제조방법
KR860001490A (ko) 종형 mosfet와 그 제조방법
KR940018990A (ko) 반도체 장치및 그 제조방법(A Semiconductor Device and a Method of Manufacturing Thereof)
US5030584A (en) Method for fabricating MOS semiconductor device operable in a high voltage range using polysilicon outdiffusion
KR20030045633A (ko) 반도체 장치와 그 제조 방법
KR950034731A (ko) 비휘발성 반도체 메모리장치의 제조방법
US6555915B1 (en) Integrated circuit having interconnect to a substrate and method therefor
KR950012642A (ko) 반도체장치 및 그 제조방법
KR920007448B1 (ko) 반도체장치 및 그 제조방법
KR970030838A (ko) 반도체 기억 장치 및 그 제조 방법
US5757047A (en) Semiconductor device and method of manufacturing the same
JPS6110268A (ja) 相補型mos半導体装置の製造方法
KR970077508A (ko) 반도체 집적회로장치와 그 제조방법
JPS629228B2 (ko)
KR100310826B1 (ko) 정전방전보호회로의 저항 형성방법
JPS6043863A (ja) 半導体装置
US20010006234A1 (en) Semiconductor device and method of manufacturing the same
SU1762342A1 (ru) МДП-транзистор
JP3183264B2 (ja) 半導体装置及びその製造方法
KR100311174B1 (ko) 반도체장치의제조방법
KR910013527A (ko) 반도체소자의 컨택 형성방법
US20020028545A1 (en) Highly resistive static random access memory and method of fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
SUBM Surrender of laid-open application requested