KR0147450B1 - 반도체장치 및 그 제조방법 - Google Patents
반도체장치 및 그 제조방법Info
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Abstract
본 발명은 메모리셀영역에서의 PN접합불량의 발생률을 낮춤과 더불어 주변회로영역에서의 콘택트저항을 충분히 저감할 수 있는 반도체장치 및 그 제조방법을 제공하기 위한 것이다.
이를 위해 본 발명에서는, 층간절연막(39)에 비트선의 제1콘택트 홀(39a)을 형성하고, 이 콘택트 홀(39a)의 안 및 층간절연막(39)의 위에 폴리실리콘막(40)을 퇴적시킨다. 다음에는 레지스트(43)를 마스크로 이용하여 폴리실리콘막(40)에 등방성 드라이 에칭을 행하고, 상기 층간절연막(39)을 RIE법에 의해 에칭하여, 주변회로영역(31b)에서의 층간절연막(39)에 제2콘택트 홀(39b)을 설치하고, 제2콘택트 홀(39b)의 안 및 폴리실리콘막(40)의 위에 적층막(44)을 형성한다. 다음에는 제2콘택트 홀(39b)의 안에 매립재(45)를 매립하고, 상기 적층막(44)과 폴리실리콘막(40)을 패터닝하여, 메모리셀영역(31a)에 비트선(46)을 형성한다. 따라서 PN접합불량의 발생률을 낮출 수 있음과 더불어 콘택트저항을 낮출 수 있다.
Description
제1도는 본 발명의 제1 또는 제5실시예에 의한 반도체장치의 제조방법을 나타낸 도면.
제2도는 본 발명의 제1 또는 제5실시예에 의한 반도체장치의 제조방법을 나타낸 것으로, 제1도의 다음 공정을 나타낸 단면도.
제3도는 본 발명의 제1실시예에 의한 반도체장치의 제조방법을 나타낸 것으로, 제2도의 다음 공정을 나타낸 단면도.
제4도는 본 발명의 제1실시예에 의한 반도체장치의 제조방법을 나타낸 것으로, 제3도의 다음 공정을 나타낸 단면도.
제5도는 본 발명의 제1실시예에 의한 반도체장치의 제조방법을 나타낸 것으로, 제4도의 다음 공정을 나타낸 단면도.
제6도는 본 발명의 제2실시예에 의한 반도체장치를 나타낸 단면도.
제7도는 본 발명의 제3실시예에 의한 반도체장치를 나타낸 단면도.
제8도는 본 발명의 제4실시예에 의한 반도체장치를 나타낸 단면도.
제9도는 본 발명의 제5실시예에 의한 반도체장치의 제조방법을 나타낸 것으로, 제2도의 다음 공정을 나타낸 단면도.
제10도는 본 발명의 제5실시예에 의한 반도체장치의 제조방법을 나타낸 것으로, 제9도의 다음 공정을 나타낸 단면도.
제11도는 본 발명의 제5실시예에 의한 반도체장치의 제조방법을 나타낸 것으로, 제10도의 다음 공정을 나타낸 단면도.
제12도는 본 발명의 제5실시예에 의한 반도체장치의 제조방법을 나타낸 것으로, 제11도의 다음 공정을 나타낸 단면도.
제13도는 제1의 종래의 반도체장치의 제조방법을 나타낸 단면도.
제14도는 제1의 종래의 반도체장치의 제조방법을 나타낸 것으로, 제13도의 다음 공정을 나타낸 단면도.
제15도는 제1의 종래의 반도체장치의 제조방법을 나타낸 것으로, 제14도의 다음 공정을 나타낸 단면도.
제16도는 제2의 종래의 반도체장치의 제조방법을 나타낸 단면도.
제17도는 제2의 종래의 반도체장치의 제조방법을 나타낸 것으로, 제16도의 다음 공정을 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
31 : P형 실리콘기판 31a : 메모리셀영역
31b : 주변회로영역 32 : 소자분리영역
33 : 게이트절연막 34 : 게이트전극
35 : 데이터전송용 트랜지스터의 소스·드레인영역의 확산층
36 : 데이터전송용 트랜지스터
37 : 구동용 트랜지스터의 소스·드레인영역의 확산층
38 : 절연막 39 : 층간절연막
39a : 제1콘택트 홀 39b : 제2콘택트 홀
39c : 제3콘택트 홀 40 : 폴리실리콘막
40a : 단차 41 : N형 불순물
42 : N형 확산층 43 : 레지스트
43a : 마스크 패턴 44 : 적층막
45 : 매립재 46 : 비트선
47 : 금속막 51a : 메모리셀영역
51b : N형 채널 주변회로영역 51c : P형 채널 주변회로영역
52 : P웰영역 53 : N웰영역
54 : 제1소자분리산화막 55 : 제2소자분리산화막
56 : N-형 확산층 57 : 소스·드레인영역의 N+형 확산층
58 : 소스·드레인영역의 P+형 확산층
61 : WSI2막
[산업상의 이용분야]
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 저저항(低抵抗) 콘택트의 배선을 갖춘 반도체장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
제13도 내지 제15도는 제1의 종래의 반도체장치의 제조방법, 즉, DRAM(Dynamic Random Access read write Memory)의 제조방법을 나타낸 단면도이다. 우선, P형 실리콘기판(1)의 표면에는 소자분리산화막(2)이 설치되고, 이 소자분리산화막(2)에 의해 P형 실리콘기판(1)의 표면은 메모리셀영역(1a)과 주변회로영역(1b)으로 분리된다. 다음으로 상기 P형 실리콘기판(1)의 표면상에는 게이트절연막(3)이 설치된다. 이 게이트절연막(3)의 위에 있어서의 메모리셀영역(1a)에는 데이터전송용 트랜지스터(6)의 게이트전극(4)이 설치되고, 상기 게이트절연막(3)의 위에 있어서의 주변회로영역(1b)에는 도시하지 않은 구동용 트랜지스터의 게이트전극이 설치된다.
다음으로, 상기 구동용 트랜지스터 및 데이터전송용 트랜지스터(6) 각각의 게이트전극(4)을 마스크로 이용하여 이온주입함으로써, P형 실리콘기판(1)에는 구동용 트랜지스터 및 데이터 전송용 트랜지스터(6) 각각의 소스·드레인영역의 확산층(15, 5)이 형성된다. 즉, 메모리셀영역(1a)에는 게이트절연막(3), 게이트전극(4) 및 소스·드레인영역의 확산층(5)으로 이루어진 데이터전송용 트랜지스터(6)가 형성되고, 주변회로영역(1b)에는 구동용 트랜지스터가 형성된다. 상기 메모리셀영역(1a)에는 도시하지 않은 데이터 축적용 용량이 형성되어 있고, 상기 데이터전송용 트랜지스터(6) 및 상기 데이터축적용 용량에 의해 1개의 메모리셀이 구성된다.
더욱이, 상기 게이트전극(4)의 측면 및 상면에는 절연막(7)이 형성되어 있고, 이 절연막(7)과 P형 실리콘기판(1) 및 소자분리산화막(2)의 위에는 층간절연막(8)이 설치된다. 다음으로, 1987년도의 Symposium on VLSI Technology, Digest of Technical Papers, p93에 기재되어 있는 FOBIC(Fully Overlapping Bitline Contact)기술을 이용하여, 상기 층간절연막(8)에서의 메모리셀영역(1a)에는 상기 게이트전극(4)에 대해 자기정합적으로 비트선의 제1콘택트 홀(8a)이 설치된다. 그 후, 상기 층간절연막(8)에서의 주변회로영역(1b)에는 제2콘택트 홀(8b)이 설치된다.
다음으로, 제14도에 나타낸 것처럼, 상기 층간절연막(8)의 위 및 제1, 제2 콘택트 홀(8a, 8b)의 안에는 CVD(Chemical Vapor Deposition)법에 의해 두께가 1000Å정도인 폴리실리콘막(9)이 퇴적된다. 그 후, 상기 층간절연막(8)을 마스크로 이용하여 P형 실리콘기판(1)에는 인 또는 비소류의 N형 불순물(10)이 5×1015㎝-2정도의 도즈량으로 이온주입된다. 이로써, 제1, 제2콘택트 홀(8a, 8b)의 아래에 위치하는 P형 실리콘기판(1)의 표면에는 고농도의 N형 확산층(11, 12)이 형성된다.
그 후, 제15도에 나타낸 것처럼, 상기 폴리실리콘막(9)의 위에는 스퍼터법에 의해 두께가 2000Å 정도인 WSI2막(13)이 형성된다. 다음으로, 이 WSI2막(13) 및 폴리실리콘막(9)은 리소그래피법 및 RIE(Reactive Ion Etching)법에 의해 패터닝된다. 이로써, 메모리셀영역(1a)에는 WSi2막(13)과 폴리실리콘막(9)의 적층구조로 이루어진 폴리사이드배선으로 비트선(14)이 형성되고, 주변회로영역(1b)에는 폴리사이드배선(16)이 형성된다. 그 후, 확산층의 활성화와 WSi2막(13)의 안정화를 위해 이 WSi2막(13)에 대해 비교적 고온, 예컨대 800∼950℃ 정도의 고온에서 어닐처리가 행하여진다.
그런데, 상기 제1의 종래의 반도체장치의 제조방법에서는 제1, 제2콘택트 홀(8a, 8b) 각각에 있어서, P형 실리콘기판(1)과 폴리실리콘막(9)을 접합하고 있다. 이때문에, PN접합불량의 발생을 작게 할 수 있지만, 콘택트 홀(8a, 8b)내에서의 콘택트저항을 낮출 수 없다. 이 콘택트저항은 메모리셀영역(1a)의 비트선 콘택트의 경우, 전송용 트랜지스터(6)의 채널저항에 대해 낮으면 된다. 따라서, 비트선 콘택트의 저항은 그다지 낮은 값은 요구되지 않은 바, 예컨대 1㏀정도여도 상관없다. 그러나 주변회로영역(1b)의 제2콘택트 홀(8b)에서의 콘택트저항은 구동용 트랜지스터의 채널저항에 대해 충분히 낮게 해야만 하는 바, 예컨대, 수십 Ω 정도의 낮은 값이 요구된다. 따라서, 상기 제조방법으로는 고집적화에 따라 주변회로영역(1b)에 있어서 특히 콘택트저항을 낮게 하라는 요구를 만족시킬 수 없다.
제16도 및 제17도는 제2의 종래의 반도체장치의 제조방법을 나타낸 단면도로서, 제1의 종래예와 동일한 부분에는 동일한 부호를 붙이고, 다른 부분에 대해서만 설명한다.
제16도에 나타낸 것처럼, 층간절연막(8)의 위 및 제1, 제2콘택트 홀(8a, 8b)의 안에는 스퍼터법에 의해 위층이 TiN, 아래층이 Ti로 이루어진 적층막(21)이 형성된다. 다음으로, 비교적 저온, 예컨대 600℃ 정도에서 어닐처리됨으로써, 제1 및 제2콘택트 홀(8a, 8b) 각각의 바닥부분에 있어서 도시하지 않은 TiSi2막이 형성된다.
그 후, 제17도에 나타낸 것처럼, 상기 적층막(21)의 위에는 CVD법에 의해 W 등의 금속막(22)이 퇴적된다. 다음으로, 이 금속막(22) 및 적층막(21)은 리소그래피법 및 RIE법에 의해 패터닝된다. 이로써, 메모리셀영역(1a)에는 적층막(21)과 금속막(22)으로 이루어진 비트선(23)이 형성된다.
그런데, 상기 제2의 종래의 반도체장치의 제조방법에서는 제1, 제2콘택트 홀(8a, 8b) 각각에 있어서, P형 실리콘기판(1)과 적층막(21)의 하층인 Ti를 접합하고 있다. 이때문에, 콘택트 홀(8a, 8b)내에서의 콘택트저항을 낮게 할 수 있지만, P형 실리콘기판(1)과 Ti의 접합부에서 Ti와 Si가 반응하여 실리사이드를 형성하기 때문에, PN접합불량의 발생률이 높아진다. 이 PN접합불량의 발생에 관해서는 메모리셀영역(1a)의 비트선 콘택트의 수가 주변회로영역(1b)의 콘택트의 수보다 대단히 많기 때문에, 메모리셀영역(1a)의 비트선 콘택트에 대해 특히 문제가 된다. 덧붙여 말하자면, 주변회로영역(1b)의 콘택트의 개수가 수만개 정도인 경우, 메모리셀영역(1a)의 비트선 콘택트의 개수는 수백만개이다. 따라서, 상기 제조방법으로는 특히 메모리셀영역(1a)에 있어서 PN접합불량의 발생률을 낮추라는 요구를 만족시킬 수 없다.
상기한 것처럼, 제1의 종래의 반도체장치의 제조방법에서는 콘택트 홀에 있어서 P형 실리콘기판(1)과 폴리실리콘막(9)을 접합하고 있기 때문에, 주변회로영역(1b)의 콘택트저항을 충분히 낮출 수 없다는 문제가 있다. 또한, 상기 제2의 종래의 반도체장치의 제조방법에서는 콘택트 홀에 있어서 P형 실리콘기판(1)과 적층만(21)의 하층인 Ti를 접합하고 있기 때문에, 메모리셀영역(1a)에서의 PN접합불량의 발생률이 높아진다는 문제가 있다.
[발명의 목적]
본 발명은 상기한 것과 같은 사정을 고려하여 이루어진 것으로, 그 목적은, 메모리셀영역에서의 PN접합불량의 발생률을 낮춤과 더불어, 주변회로영역에서의 콘택트저항을 충분히 낮춘 반도체장치 및 그 제조방법을 제공하는 것에 있다.
[발명의 구성]
본 발명은 상기 과제를 해결하기 위해, 반도체기판의 위에 형성된 절연막과, 상기 절연막에 설치된 제1콘택트 홀, 상기 반도체기판에 형성된 상기 제1콘택트 홀의 아래에 위치하는 제1확산층, 상기 제1콘택트 홀의 안 및 상기 절연막의 위에 설치된 반도체막, 상기 반도체막 및 상기 절연막에 설치된 제2콘택트 홀, 상기 반도체기판에 형성된 상기 제2콘택트 홀의 아래에 위치하는 제2확산층, 상기 제2콘택트 홀의 안 및 상기 반도체막의 위 또는 적어도 제2콘택트 홀 근방의 반도체막의 측벽에 설치된 적어도 금속을 포함하는 막을 구비한 것을 특징으로 하고 있다.
또한, 반도체기판에 제1 및 제2확산층을 형성하는 공정과, 상기 반도체기판의 위에 절연막을 형성하는 공정, 상기 절연막에, 상기 제1확산층의 위에 위치하는 제1콘택트 홀을 설치하는 공정, 상기 제1콘택트 홀의 안 및 상기 절연막의 위에 반도체막을 설치하는 공정, 상기 반도체막 및 상기 절연막에 상기 제2확산층의 위에 위치하는 제2콘택트 홀을 설치하는 공정, 상기 제2콘택트 홀의 안 및 상기 반도체막의 위에 금속막을 설치하는 공정을 구비한 것을 특징으로 한다.
또한, 메모리셀영역과 주변회로영역을 갖춘 반도체기판과, 상기 메모리셀영역에서의 상기 반도체기판의 표면에 형성된 제 IMOS FET의 제1도전형 확산층, 상기 주변회로영역에서의 상기 반도체기판의 표면에 형성된 제2 MOS FET의 제1도전형 확산층, 상기 주변회로영역에서의 상기 반도체기판의 표면에 형성된 제3 MOS FET의 제2도전형 확산층, 상기 반도체기판의 표면상에 설치된 절연막, 상기 절연막에 설치되고, 상기 제1 MOS FET의 제1도전형 확산층의 위에 위치하는 제1콘택트 홀, 상기 제1콘택트 홀의 안 및 상기 절연막의 위에 설치된 반도체막, 상기 반도체막 및 상기 절연막에 설치되고, 상기 제2 MOS FET의 제1도전형 확산층 및 상기 제3 MOS FET의 제2도전형 확산층 각각의 위에 위치하는 제2 및 제3콘택트 홀, 상기 제2 및 제3콘택트 홀 각각의 안 및 상기 반도체막의 위 또는 적어도 제2콘택트 홀 근방의 반도체막의 측벽에 설치된 적어도 금속을 포함하는 막을 구비한 것을 특징으로 한다.
또한, 메모리셀영역 및 주변회로영역 각각에서의 반도체기판의 표면에 제1 및 제2 MOS FET의 제1도전형 확산층을 형성하는 공정과, 상기 주변회로 영역에서의 상기 반도체기판의 표면에 제3 MOS FET의 제2도전형 확산층을 형성하는 공정, 상기 반도체기판의 표면상에 절연막에 설치하는 공정, 상기 절연막에, 상기 제1 MOS FET의 제1도전형 확산층의 위에 위치하는 제1콘택트 홀을 설치하는 공정, 상기 제1콘택트 홀의 안 및 상기 절연막의 위에 반도체막을 설치하는 공정, 상기 반도체막 및 상기 절연막에, 상기 제2 MOS FET의 제1도전형 확산층 및 상기 제3 MOS FET의 제2도전형 확산층 각각의 위에 위치하는 제2 및 제3 콘택트 홀을 설치하는 공정, 상기 제2 및 제3콘택트 홀 각각의 안 및 상기 반도체막의 위에 적어도 금속을 포함하는 막을 설치하는 공정을 구비한 것을 특징으로 한다.
[작용]
본 발명은, 제1콘택트 홀에 있어서는 반도체기판과 반도체막을 접촉시키고 있기 때문에, 제1콘택트 홀내에서의 PN접합불량의 발생을 억제할 수 있다. 제2콘택트 홀에 있어서는 반도체기판과 적어도 금속을 포함하는 막을 접촉시키고 있기 때문에, 제2콘택트 홀내에 있어서 콘택트저항을 충분히 낮출 수 있다.
[실시예]
이하, 도면을 참조하여 본 발명을 실시예에 의거 설명한다.
제1도 내지 제5도는 본 발명의 제1실시예에 의한 반도체장치의 제조방법, 즉 DRAM의 제조방법을 나타낸 단면도이다. 우선, P형 실리콘기판(31)의 표면에는 소자분리산화막(32)이 설치되고, 이 소자분리산화막(32)에 의해 P형 실리콘기판(31)의 표면은 메모리셀영역(31a)과 주변회로영역(31b)으로 분리된다. 다음으로, 상기 P형 실리콘기판(31)의 표면상에는 게이트절연막(33)이 설치된다. 이 게이트절연막(33)상에서의 메모리셀영역(31a)에는 데이터전송용 트랜지스터(36)의 게이트전극(34)이 설치되고, 상기 게이트절연막(33)상에 있어서의 주변회로영역(31b)에는 도시하지 않은 구동용 트랜지스터의 게이트전극이 설치된다.
그 후, 상기 구동용 트랜지스터 및 데이터전송용 트랜지스터(36) 각각의 게이트전극(34)을 마스크로 이용하여 이온주입함으로써, P형 실리콘기판(31)에는 구동용 트랜지스터 및 데이터전송용 트랜지스터(36) 각각의 소스·드레인영역의 확산층(37, 35)이 형성된다. 즉, 메모리셀영역(31a)에는 게이트절연막(33), 게이트전극(34) 및 소스·드레인영역의 확산층(35)으로 이루어진 데이터전송용 트랜지스터(36)가 형성되고, 주변회로영역(31b)에는 구동용 트랜지스터가 형성된다. 이 때, 상기 주변회로영역(31b)에서의 확산층(37)은 그 농도가 상기 메모리셀영역(31a)의 확산층(35)의 농도보다 높게 형성되는데, 그것은 상기 메모리셀영역(31a)에 있어서는 폴리실리콘막과 확산층(35)을 접합시키기 때문이고, 상기 주변회로영역(31b)에 있어서는 금속과 확산층(37)을 접합시키기 때문이다. 결국, 상기 확산층(35)과 폴리실리콘막을 접합시키는 경우, 확산층(35)의 농도는 낮게 할 필요가 있고, 상기 확산층(37)과 금속을 접합시키는 경우, 확산층(37)의 농도는 높게 할 필요가 있다. 상기 메모리셀영역(31a)에는 도시하지 않은 데이터축적용 용량이 형성되어 있다.
더욱이, 상기 게이트전극(34)의 상면 및 측면에는 절연막(38)이 설치되고, 이 절연막(38), P형 실리콘기판(31) 및 소자분리산화막(32)의 위에는 층간절연막(39)이 설치된다. 그 후, FOBIC기술을 이용하여 상기 층간절연막(39)에는 게이트전극(34)에 대해 자기정합적으로 비트선의 제1콘택트 홀(39a)이 형성된다.
그 후, 제2도에 나타낸 것처럼, 상기 제1콘택트 홀(39a)의 안 및 층간절연막(39)의 위에는 CVD법에 의해 두께가 1000Å 정도인 반도체막, 예컨대 폴리실리콘막(40)이 퇴적된다. 다음으로, 상기 층간절연막(39)을 마스크로 이용하여 P형 실리콘기판(31)의 표면에는 인 또는 비소 등의 N형 불순물(41)이 5×1015㎝-2정도의 도즈량으로 이온주입된다. 그 후, P형 실리콘기판(31)은 비교적 고온, 예컨대 800∼950℃ 정도의 고온에서 활성화를 위한 어닐처리가 행하여진다. 이로써, 비트선의 제1콘택트 홀(39a)의 아래에 위치하는 P형 실리콘기판(31)에는 고농도이고 깊이가 깊은 N형 확산층(42)이 형성된다.
다음으로, 제3도에 나타낸 것처럼, 상기 폴리실리콘막(40)의 위에는 레지스트(43)가 도포되고, 이 레지스트(43)에는 리소그래피기술에 의해 마스크 패턴(43a)이 형성된다. 그 후, 이 레지스트(43)를 마스크로 이용하여 상기 폴리실리콘막(40)에는 동방성 드라이 에칭이 실시된다. 다음으로, 상기 층간절연막(39)은 레지스트(43)를 마스크로 이용하여 RIE에 의해 에칭된다. 이로써, 주변회로영역(31b)에 있어서의 층간절연막(39)에는 상기 소스·드레인영역의 확산층(37)의 위에 위치하는 제2콘택트 홀(39b)이 설치된다. 이때, 제2콘택트 홀(39b)은 상기 드라이 에칭에 의해 폴리실리콘막(40)에 설치된 홀보다 작게 형성된다. 이로써, 제2콘택트 홀(39b)의 근방에 있어서, 폴리실리콘막(40)과 층간절연막(39)에 의한 단차(40a; 段差)가 설치된다. 이와 같이 적극적으로 단차(40a)를 설치하고 있는 것은 제2콘택트 홀(39b)의 측벽에 오버 행이 형성되는 것을 방지하기 위해서이다.
그 후, 제4도에 나타낸 것처럼, 상기 레지스터(43)는 제거되고, 상기 제2콘택트 홀(39b)의 안 및 폴리실리콘막(40)의 위 또는 적어도 제2콘택트 홀(39b) 근방의 폴리실리콘막(40)의 측벽에는 스퍼터법에 의해 위층이 TiN, 아래층이 Ti로 이루어진 적층막(44)이 형성된다. 다음으로, 비교적 저온, 예컨대 600℃ 정도에서 어닐처리됨으로써, 제2콘택트 홀(39b)의 바닥부분에 있어서 도시하지 않는 TiSi2막이 형성된다.
다음으로, 제5도에 나타낸 것처럼, 평탄화하기 위해, 제2콘택트 홀(39b)의 안은 예컨대 고농도로 불순물이 도프된 아몰퍼스 실리콘막 또는 W막 등의 매립재(45)에 의해 에치 백 방법을 이용하여 매립된다. 그 후, 상기 적층막(44)과 폴리실리콘막(40)은 리소그래피법 및 RIE법에 의해 동시에 패터닝된다. 이로써, 메모리셀영역(31a)에는 적층막(44)과 폴리실리콘막(40)으로 이루어진 비트선(46)이 형성된다.
상기 제1실시예에 의하면, 메모리셀영역(31a)의 제1콘택트 홀(39a)에 있어서는 P형 실리콘기판(31)과 폴리실리콘막(40)을 접촉시키고, 주변회로영역(31b)의 제2콘택트 홀(39b)에 있어서는 P형 실리콘기판(31)과 적층막(44)의 아래층인 Ti를 접촉시키고 있다. 이 때문에, 비트선 콘택트의 수가 많은 메모리셀영역(31a)에 있어서, 비트선 콘택트에 있어서의 PN접합불량의 발생을 억제할 수 있다. 이와 더불어, 주변회로영역(31b)의 콘택트 홀(39b)내에 있어서, 콘택트저항을 충분히 낮게, 결국 구동용 트랜지스터의 채널저항에 대해 충분히 낮게 할 수 있다. 따라서, 메모리셀영역(31a)에 있어서의 PN접합불량의 발생률의 저감 및 고집적화에 따른 주변회로영역(31b)에 있어서의 콘택트저항의 저저항화 각각의 요구를 동시에 만족시킬 수 있는 콘택트를 형성할 수 있다.
한편, 상기 제1실시예에서는 제2콘택트 홀(39b)의 안 및 폴리실리콘막(40)의 위에 위층이 TiN, 아래층이 Ti로 이루어진 적층막(44)을 형성하고 있지만, 제2콘택트 홀(39b)의 안 및 폴리실리콘막(40)의 위에 금속실리사이를 형성하는 것도 가능하다. 즉, 제2콘택트 홀(39b)의 안 및 폴리실리콘막(40)의 위에는 적어도 금속을 포함하는 막이라면 적층막(44) 이외의 것을 형성할 수도 있다.
제6도는 본 발명의 제2실시예에 의한 반도체장치를 나타낸 단면도로서, 제5도와 동일한 부분에는 동일한 부호를 붙이고, 다른 부분에 대해서만 설명한다.
비트선의 제1콘택트 홀(39a)의 안 및 층간절연막(39) 상에는 두께를 비트선의 콘택트의 지름의 1/2보다 두껍게 한 폴리실리콘막(40)이 퇴적된다. 이로써, 상기 제1콘택트 홀(39a)내는 폴리실리콘막(40)에 의해 매립된다.
상기 제2실시예에 있어서도 제1실시예와 마찬가지의 효과를 얻을 수 있다. 더욱이, 폴리실리콘막(40)에 의해 제1콘택트 홀(39a)내를 매립하고 있기 때문에, 어닐처리에 의해 제2콘택트 홀(39b)의 바닥부분에 있어서 TiSi2막을 형성할 때, 제1콘택트 홀(39a)의 바닥부분 근방에서는 실리사이드반응이 일어나지 않는다. 그 결과, 메모리셀영역(31a)에 있어서, 상기 실리사이드반응에 의해 생기는 응력의 영향을 최소한으로 억제할 수 있다.
제7도는 본 발명의 제3실시예에 의한 반도체장치를 나타낸 단면도로서, 제5도와 동일한 부분에는 동일한 부호를 붙이고, 다른 부분에 대해서만 설명한다.
제2콘택트 홀(39b)의 바닥부분에 있어서 TiSi2막이 형성된후, 폴리실리콘막(40)의 위에는 W 등의 금속막(47)이 설치된다. 이 때, 제2콘택트 홀(39b)은 매립되지 않는다.
그 후, 상기 금속막(47), 적층막(44) 및 폴리실리콘막(40)은 리소그래피법 및 RIE법에 의해 동시에 패터닝된다. 이로써, 메모리셀영역(31a)에는 금속막(47), 적층막(44) 및 폴리실리콘막(40)으로 이루어진 비트선(46)이 형성된다.
상기 제3실시예에 있어서도 제1실시예와 마찬가지의 효과를 얻을 수 있다.
제8도는 본 발명의 제4실시예에 의한 반도체장치, 즉, CMOS DRAM을 나타낸 단면도로서, 제5도와 동일한 부분에는 동일한 부호를 붙이고, 다른 부분에 대해서만 설명한다.
P형 실리콘기판(31)의 표면에는 P웰영역(52) 및 N웰영역(53)이 형성된다. 그 후, P형 실리콘기판(31)의 표면에는 제1 및 제2소자분리산화막(54, 55)이 설치된다. 상기 제1, 제2소자분리산화막(54, 55)에 의해 P형 실리콘기판(31)의 표면은 메모리셀영역(51a)과 N형 채널 주변회로영역(51b)과 P형 채널 주변회로영역(51b)으로 분리된다. 다음으로, 게이트절연막(33)의 위에 있어서의 N형 채널 주변회로영역(51b), P형 채널 주변회로영역(51c)에는 도시하지 않은 구동용 트랜지스터의 게이트전극이 설치된다.
그 후, 메모리셀영역(51a)에 있어서의 P형 실리콘기판(31)에는 데이터 전송용 트랜지스터(36)의 소스·드레인영역의 N-확산층(56)이 형성된다. N형 채널 주변회로영역(51b)에 있어서의 P형 실리콘기판(31)에는 소스·드레인영역의 N+형 확산층(35)이 형성된다. P형 채널 주변회로영역(51c)에 있어서의 P형 실리콘기판(31)에는 소스·드레인영역의 P+형 확산층(35)이 형성된다.
다음으로, 제1콘택트 홀(39a)의 형성 후, 도시하지 않은 레지스트를 마스크로 이용하여 폴리실리콘막(40) 및 층간절연막(39)이 에칭된다. 이로써 N형 채널 주변회로영역(51b) 및 P형 채널 주변회로영역(51c) 각각에 있어서의 층간절연막(39)에는 상기 N+형 확산층(57) 및 P+형 확산층(58) 각각의 위에 위치하는 제2 및 제3콘택트 홀(39b, 39c)이 설치된다.
그 후, 상기 제2 및 제3콘택트 홀(39b, 39c)의 안 및 폴리실리콘막(40)의 위에는 상층이 TiN, 하층이 Ti로 이루어진 적층막(44)이 형성된다. 다음으로, 제2 및 제3콘택트 홀(39b, 39c) 각각의 바닥부분에 있어서 도시하지 않은 TiSi2막이 형성된다.
다음으로, 제2 및 제3콘택트 홀(39b, 39c)의 안으로 매립재(45)에 의해 매립된다.
상기 제4실시예에 의하면, 제1실시에와 마찬가지의 효과를 얻을 수 있다. 또한 소스·드레인영역의 N+형 확산층(57)과 소스·드레인영역의 P+형 확산층(58)을 하층이 Ti로 이루어진 적층막(44)을 매개하여 접속시키고 있다. 이 때문에, 상기 N+형 확산층(57)의 N+형 불순물과 P+형 확산층(58)의 P+형 불순물이 상호 확산되는 일은 없다. 즉, 제2 및 제3콘택트 홀(39a, 39b)에 있어서는 제1콘택트 홀(39a)과 같이 폴리실리콘막(40)과 확산층(42)을 접합하지는 않고, 하층이 Ti로 이루어진 적층막(44)과 확산층(57, 58)을 접합하고 있다. 이 때문에, N+형 확산층(57)의 N+형 불순물과 P+형 확산층(58)의 P+형 불순물이 상호 확산되는 일은 없다.
한편, 상기 제4실시예에서는 폴리실리콘막(40) 및 층간절연막(39)에 제2, 제3콘택트 홀(39b, 39c)을 설치하고, 이들 콘택트 홀(39b, 39c)의 안 및 폴리실리콘막(40)의 위에 적층막(44)을 설치한 후, 상기 제2, 제3콘택트 홀(39b, 39c)을 매립재(45)로 매립하고 있지만, 폴리실리콘막(40)의 위에 예컨대 WSi2막을 설치하고, 이 WSI2막과 폴리실리콘막(40) 및 층간절연막(39)에 제2, 제3콘택트 홀(39b, 39c)를 설치하며, 이들 콘택트 홀(39b, 39c)의 안 및 상기 WSI2막의 위에 적층막(44)을 설치한 후, 상기 제2, 제3콘택트 홀(39b, 39c)을 매립재(45)로 매립하고, 노출되어 있는 적층막(44)을 제거하는 것도 가능하다.
제1도, 제2도 및 제9도 내지 제12도는 본 발명의 제5실시에에 의한 반도체장치의 제조방법을 나타낸 단면도로서, 제1실시예와 동일한 부분에는 동일한 부호를 붙이고, 다른 부분에 대해서만 설명한다.
제9도에 나타낸 것처럼, 폴리실리콘막(40)의 위에는 스퍼터법에 의해 두께가 2000Å 정도인 WSI2막(61)이 형성된다. 그 후, 이 WSI2막(61)은 예컨대 800∼950℃ 정도의 비교적 고온에서 어닐처리된다. 이로써, 상기 WSI2막(61)은 안정화되고, 확산층(35, 37, 42)은 활성화된다.
다음으로, 제10도에 나타낸 것처럼, 상기 WSI2막(61)의 위에는 도시하지 않은 레지스트가 도포되고, 이 레지스트에는 리소그래피기술에 의해 콘택트 홀의 마스크 패턴이 형성된다. 그 후, 상기 레지스트를 마스크로 이용하여 WSI2막(61)과 폴리실리콘막(40) 및 층간절연막(39)이 순차적으로 에칭됨으로써, 주변회로영역(31b)에 있어서의 층간절연막(39)에는 소스·드레인영역의 확산층(37)의 위에 위치하는 제2콘택트 홀(39b)이 설치된다.
그 후, 제11도에 나타낸 것처럼, 상기 레지스트는 제거되고, 상기 제2콘택트 홀(39b)의 안 및 WSI2막(61)의 위에는 스퍼터법에 의해 상층이 TiN, 하층이 Ti로 이루어진 적층막(44)이 형성된다. 다음으로, 어닐처리에 의해 제2콘택트 홀(39b)의 바닥부분에 있어서 TiSi2막이 형성된다. 그 후, 제2콘택트 홀(39b)의 안은 매립재(45)에 의해 에칭법을 이용하여 매립된다.
다음으로, 제12도에 나타낸 것처럼, 노출되어 있는 적층막(44)은 제거되고, 상기 WSI2막(61)과 폴리실리콘막(40)은 리소그래피법 및 RIE법에 의해 동시에 패터닝된다. 이로써, 메모리셀영역(31a)에는 WSI2막(61)과 폴리실리콘막(40)으로 이루어진 비트선(46)이 형성된다.
상기 제5실시예에 있어서도 제1실시예와 마찬가지의 효과를 얻을 수 있다.
한편, 상기 제5실시예에서는 노출되어 있는 적층막(44)을 제거한 후, WSI2막(61)과 폴리실리콘막(40)을 패터닝하고 있지만, 노출되어 있는 적층막(44)을 제거하지 않고 적층막(44)과 WSI2막(61), 폴리실리콘막(40)을 동시에 패터닝할 수도 있다.
한편, 특허청구의 범위의 각 구성요건에 병기한 도면참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적인 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 것처럼 본 발명에 의하면, 제1콘택트 홀에 있어서는 반도체기판과 반도체막을 접촉시키고, 제2콘택트 홀에 있어서는 반도체기판과 적어도 금속을 포함하는 막을 접촉시키고 있다. 따라서 메모리셀영역에 있어서의 PN접합불량의 발생률을 낮게 할 수 있음과 더불어 주변회로영역에 있어서의 콘택트저항을 충분히 낮게 할 수 있다.
Claims (13)
- 반도체기판(31)의 위에 형성된 절연막(39)과, 상기 절연막에 설치된 제1콘택트 홀(39a), 상기 반도체기판에 형성된 상기 제1콘택트 홀의 아래에 위치하는 제1확산층(35), 상기 제1콘택트 홀의 안 및 상기 절연막의 위에 설치된 반도체막(40), 상기 반도체막 및 상기 절연막에 설치된 제2콘택트 홀(39b), 상기 반도체기판에 형성된 제2콘택트 홀의 아래에 위치하는 제2확산층(37), 상기 제2콘택트 홀의 안 및 상기 반도체막의 위 또는 적어도 제2콘택트 홀 근방의 반도체막의 측벽에 설치된 적어도 금속을 포함하는 막(44)을 구비한 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제2확산층(37)의 불순물농도는 상기 제1확산층(35)의 그것보다 높은 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제1콘택트 홀(39a)은 상기 반도체막(40)에 의해 매립되어 있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제2콘택트 홀(39b)의 근방에 있어서, 상기 절연막(39)과 상기 반도체막(40)에 의한 단차가 설치되어 있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제2콘택트 홀(39b)은 매립되어 있는 것을 특징으로 하는 반도체장치.
- 반도체기판에 제1 및 제2확산층을 형성하는 공정과, 상기 반도체기판의 위에 절연막을 형성하는 공정, 상기 절연막에, 상기 제1확산층의 위에 위치하는 제1콘택트 홀을 설치하는 공정, 상기 제1콘택트 홀의 안 및 상기 절연막의 위에 반도체막을 설치하는 공정, 상기 반도체막 및 상기 절연막에 상기 제2확산층의 위에 위치하는 제2콘택트 홀을 설치하는 공정, 상기 제2콘택트 홀의 안 및 상기 반도체막의 위에 금속막을 설치하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 제1콘택트 홀의 안 및 상기 절연막의 위에 반도체막을 설치하는 공정에 있어서는 상기 반도체막을 설치한 후에 고온에서 열처리하는 공정을 더욱이 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 제2콘택트 홀의 안 및 상기 반도체막의 위에 금속막을 설치하는 공정에 있어서는 금속막을 설치한 후에 저온에서 열처리하는 공정을 더욱이 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 메모리셀영역(51a)과 주변회로영역(51b, 51c)을 갖춘 반도체기판(31)과, 상기 메모리셀영역에서의 상기 반도체기판의 표면에 형성된 제1 MOS FET(36)의 제1도전형 확산층(56), 상기 주변회로영역에서의 상기 반도체기판의 표면에 형성된 제2 MOS FET의 제1도전형 확산층(57), 상기 주변회로영역에서의 상기 반도체기판의 표면에 형성된 제3 MOS FET의 제2도전형 확산층(58), 상기 반도체기판의 표면상에 설치된 절연막(39), 상기 절연막에 설치되고, 상기 제1 MOS FET의 제1도전형 확산층의 위에 위치하는 제1콘택트 홀(39a), 상기 제1콘택트 홀의 안 및 상기 절연막의 위에 설치된 반도체막(40), 상기 반도체막 및 상기 절연막에 설치되고, 상기 제2 MOS FET의 제1도전형 확산층 및 상기 제3 MOS FET의 제2도전형 확산층 각각의 위에 위치하는 제2 및 제3 콘택트 홀(39b, 39c), 상기 제2 및 제3콘택토 홀 각각의 안 및 상기 반도체막의 위 또는 적어도 제2콘택트 홀 근방의 반도체막의 측벽에 설치된 적어도 금속을 포함하는 막(44)을 구비한 것을 특징으로 하는 반도체장치.
- 제9항에 있어서, 상기 제1콘택트 홀(39a)은 상기 제1 MOS FET(36)의 게이트전극(34)에 대해 자기정합적으로 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제9항에 있어서, 상기 제2 MOS FET의 제1도전형 확산층(57)은 상기 적어도 금속을 포함하는 막(44)을 매개하여 상기 제3 MOS FET의 제2도전형 확산층(58)과 접속되어 있는 것을 특징으로 하는 반도체장치.
- 제9항에 있어서, 상기 제2 MOS FET의 제1도전형 확산층(57)은 상기 적어도 금속을 포함하는 막(44)과 상기 반도체막(40)을 매개하여 상기 제3 MOS FET의 제2도전형 확산층(58)과 접속되어 있는 것을 특징으로 하는 반도체장치.
- 메모리셀영역 및 주변회로영역 각각에서의 반도체기판의 표면에 제1 및 제2 MOS FET의 제1도전형 확산층을 형성하는 공정과, 상기 주변회로영역에서의 상기 반도체기판의 표면에 제3 MOS FET의 제2도전형 확산층을 형성하는 공정, 상기 반도체기판의 표면상에 절연막을 설치하는 공정, 상기 절연막에, 상기 제1 MOS FET의 제1도전형 확산층의 위에 위치하는 제1콘택트 홀을 설치하는 공정, 상기 제1콘택트 홀의 안 및 상기 절연막의 위에 반도체막을 설치하는 공정, 상기 반도체막 및 상기 절연막에, 상기 제2 MOS FET의 제1도전형 확산층 및 상기 제3 MOS FET의 제2도전형 확산층 각각의 위에 위치하는 제2 및 제3 콘택트 홀을 설치하는 공정, 상기 제2 및 제3콘택트 홀 각각의 안 및 상기 반도체막의 위에 적어도 금속을 포함하는 막을 설치하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
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