KR0172851B1 - 반도체 장치의 배선방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 배선방법에 관한 것으로, 배선형성에 따른 상부 전도선과 하부 전도선과의 계면에 불슨물 혼입을 방지하여 접촉저항 및 신뢰성을 개선시키는데 적당한 반도체 장치의 배선방법에 관한 것이다.
이와 같은 본 발명의 반도체 장치의 배선방법은 하부 전도선에 접촉구멍을 형성하여 접촉구멍에 도전성 플러그를 형성한 다음 상기 도전성 플러그에 연결되도록 상부 전도선을 형성하는 반도체 장치의 배선방법에 있어서, 상기 도전성 플러그와 상부 전도선을 동시에 형성함을 특징으로 한다.

Description

반도체 장치의 배선방법
제1도 (a)∼(h)는 본 발명 제1 실시예의 배선방법을 나타낸 공정단면도.
제2도 (a)∼(f)는 본 발명 제2 실시예의 배선방법을 나타낸 공정단면도.
제3도 (a)∼(g)는 본 발명 제3 실시예의 배선방법을 나타낸 공정단면도.
제4도 (a)∼(f)는 본 발명 제4 실시예의 배선방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 하부 전도선
3 : 실리콘 산화막 4 : 보조막
5 : 감광막 6 : 도전성 물질
6a : 상부 전도선 12a : 재결정화된 하부 전도선
26 : 반응층 28 : 에피택시층
33 : 불순물 확산층 35 : 보조 매립플러그
40 : 단결정 매립플러그
본 발명은 반도체 장치의 제조방법에 관한 것으로 특히, 배선형성에 따른 상부 전도선과 하부 전도선과의 계면에 불순물의 혼입을 방지하여 접촉저항 및 신뢰성을 개선시키는데 적당하도록 한 반도체 장치의 배선방법에 관한 것이다.
일반적으로 알루미늄과 그 합금 박막은 전기 전도도가 높고, 건식식각에 의한 패턴 형성이 용이하며 실리콘 산화막과의 접착성이 우수한 동시에 가격이 비교적 저렴하여 반도체 회로의 배선재료로서 널리 사용되어 왔다.
그러나 집적회로의 집적도가 증가함에 따라 소자의 크기가 감소하고, 배선이 미세화, 다층화 되므로 토폴로지(Topology)를 갖는 부분이나, 콘택홀 또는 비아(Via) 홀등의 접속구멍 내부에서 단차 피복성이 중요하게 되었다.
즉, 기존의 금속 반도체 장치의 배선방법인 스퍼터링(Sputtering)을 적용하면 단차를 갖는 부분에서 쉐도우(shadow) 효과에 의해 국부적으로 배선막의 두께가 얇게 형성되며, 종횡비(Aspect Ration)가 1 이상인 접속구멍에서 더욱 심하게 나타난다.
따라서, 이러한 물리적 증착방법 대신에 균일한 두께로 증착할 수 있는 화학기상 증착법이 도입되어 텅스텐막을 저압화학기상 증착(Low Pressure Chemical Vapor Deposition)법으로 형성함으로서 단차 피복성을 개선하는 연구가 계속되었으나 텅스 텐 배선막은 알루미늄 배선막에 비해 비저항(Resistivity)이 2배 이상되므로 배선막으로서의 적용이 어려운 현실이다.
따라서 접속구멍이 매몰층(Plug)을 형성하는 방법이 개발되고 있다.
이에 대해 화학기상 증착법으로 알루미늄을 주성분으로 하는 배선막을 형성하게 되면 단차 피복성이 개선되는 동시에 사진식각(Lithography and Etch) 공정 등, 기존의 스퍼터링에 의한 알루미늄 배선막 형성기술의 주변관련 공정과의 연속성을 유지할 수 있으므로 유리하다.
따라서 알루미늄 배선막을 저압화학기상 증착법으로 형성하는 연구가 활발히 전개되고 있다.
이에 알루미늄 증착에 이용되는 알루미늄 소스로서는 TIBA(Triisobuty laumi num), TMA(Trimethylauminum), TMAA(Trimethylaminealane), DMAH(Dimet hylaluminumhy-dride),
DMEAA(Dimethylethlaminealane) 등이 있다.
종래의 반도체 장치의 배선제조 방법을 미국등록특허 5, 151, 305의 기술을 참조하여 설명하면 다음과 같다.
즉, 종래의 기술은 알루미늄 배선막의 CVD에 있어서, 증착속도를 개선하고 탄소나 기타 불순물이 배선막에 혼입되는 것을 방지하기 위한 것이다.
상기 불순물의 혼입을 방지하기 위해 멀티 챔버(Multi Chamber)를 이용하여 알루미늄 박막을 선택 증착(Selective Deposition)하는 단계와, 비선택 증착(Non-selective Deposition)하는 단계의 2-단계 증착기술을 적용하였다.
즉, 멀티 챔버를 이용하여 콘택홀내의 알루미늄(매몰층)을 선택 증착하고 이어, 와이어링 물질로서 사용되는 알루미늄막을 비선택 증착하였다.
이때 상기 선택 증착시에는 DMAH(Dimethylaluminumhydride), H2가스가 저온으로 표면 반응하여 상기 콘택홀내의 매몰층(알루미늄)이 선택적으로 증착한다.
상술한 바와 같이, 종래의 반도체 장치의 배선방법은 콘택홀내의 선택 증착된 알루미늄과 상기 알루미늄상에 형성되는 상부 전도선이 CVD법으로 형성되어질때 상기 선택 증착된 알루미늄과 상부 전도선과의 계면에 불순물의 혼입을 방지하고, 접촉저항을 개선하고자 하였다.
그러나 상기와 같은 종래의 반도체 장치의 배선방법은 콘택홀내에 선택적으로 형성된 매몰층(plug)과 상부 전도선과의 계면에 불순물이 혼입된다.
따라서 접촉저항이 증가하고 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 매몰층과 상부 전도선을 동시에 연속막으로 형성하여 상기 매몰층과 상부 전도선 사이의 계면에 불순물의 혼입을 방지하여 접촉저항 및 신뢰성을 개선시키는데 적당한 반도체 장치의 배선방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 장치의 배선방법은 하부 전도선에 접촉구멍을 형성하여 접촉구멍에 도전성 플러그를 형성한 다음 도전성 플러그에 연결되도록 상부 전도선을 형성하는 반도체 장치의 배선방법에 있어서, 상기 도전성 플러그와 상부 전도선을 동시에 형성함을 그 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 반도체 장치의 배선방법을 설명하면 다음과 같다.
제1도 (a)∼(h)는 본 발명 제1 실시예의 반도체 장치의 배선방법을 나타낸 공정 단면도이다.
먼저, 본 발명 제1 실시예의 반도체 장치의 배선방법은 제1도 (a)에 도시한 바와 같이, 반도체 기판(1)의 소정부위에 하부 전도선(2)을 형성한 후, 실리콘 산화막(3)등을 화학기상 증착(CVD : Chemical Vapor Deposition)법으로 증착하여 층간 절연막을 형성한다.
이어, 제1도 (b)에 도시한 바와 같이, 상기 실리콘 산화막(3)위에 핵 생성을 위한 보조막(4)을 증착한다.
이때 상기 보조막 물질로서는 Si, Ge 등의 반도체막이나 Ti, W 등의 금속막, 그리고, Tin, Tiw, WSi2등의 금속 화합물을 사용한다.
제1도 (c)에 도시한 바와 같이, 상기 보조막(4)에 플라즈마 또는 이온 주입법을 이용해 불순물 이온(예를들어 Si, N)을 주입한다.
이때, 상기 주입되는 불순물 양은 약 1012∼1014dose/㎠이 되도록 한다.
상기 주입 불순물 양의 조절은 후공정에서 상부 배선을 형성하기 위한 도전성 물질을 선택 증착할때 상기 하부 전도선 위에서와는 다른 핵 생성속도를 얻기 위함이다.
제1도 (d)에 도시한 바와 같이, 상기 이온주입된 보조막(4) 상부에 감광막(5)을 도포한 후 접속구멍(Contact Hole)을 형성하기 위해 보조막(4)의 소정부위가 노출되도록 상기 감광막(5)을 패터닝 한다.
제1도 (e)에 도시한 바와 같이, 상기 감광막(5)을 마스크로 이용하여 노출된 보조막(4)을 습식식각 한다.
상기 습식식각에 의해 마스크 패턴밑으로 보조막(4)의 언더 컷(Under Cut)이 형성된다.
이때 상기 언더 컷을 형성하는 것은 후공정에서 상부 배선형성을 위한 도전성 물질을 선택 증착할때 접속구멍 상부에 오버행(Overhang)이 형성됨으로서 발생하는 매립 플러그 상부의 얇은 틈새(Seam)가 형성되는 것을 방지하기 위한 것이다.
제1도 (f)에 도시한 바와 같이, 상기 감광막(5)을 마스크로 이용하여 실리콘 산화막(3)을 선택적으로 제거하므로서 상기 하부 전도선(2)의 소정부위가 노출되도록 접속구멍을 형성한다.
제1도 (g)에 도시한 바와 같이, 상기 감광막(5)을 제거하고 도전성 물질(6)을 보조막(4)의 상부와 접속구멍에 증착한다.
이때 상기 도전성 물질(6)이 상기 접속구멍을 채우도록 증착하되 상기 보조막(4)위에서 성장하는 도전성 물질이 오버행(Overhang)되지 않도록 한다.
이를 위해서 전공정에서 불순물 주입공정 또는 언더 컷 형성공정 등을 적절히 조절해야 한다.
이어서 제1도 (h)에 도시한 바와 같이, 도전성 물질(6)을 연속적으로 성장시키고 상기 보조막(4)위에서 성장하는 도전성 물질(6)이 연속막으로 성장되면 마스크 및 식각공정으로 불필요한 부분의 도전성 물질(6)을 제거하여 상부 전도선(6a)을 형성한다.
한편, 제2도 (a)∼(f)는 본 발명 제2 실시예의 반도체 장치의 배선방법을 나타낸 공정단면도이다.
본 발명의 제2 실시예의 반도체 장치의 배선방법은 하부 전도선의 표면을 재결정화하여 입자의 크기를 성장시킨 후 그 표면에 도전성 물질을 선택적으로 성장시켜 하부와 상부 전도선의 계면이 에픽택시 성장층이 되도록 한다.
즉, 제2도 (a)에 도시한 바와 같이, 반도체 기판(11)의 소정부위에 하부 전도선(12)을 형성하고, 상기 하부 전도선(12)을 포함한 기판전면에 실리콘 산화막(13)을 화학기상 증착(CVD : Chemical Vapor Deposition)법으로 증착하여 층간 절연막을 형성한다.
이어 제2도 (b)에 도시한 바와 같이, 상기 실리콘 산화막(13) 상부에 감광막(14)을 도포한 후 접속구멍 형성을 위해 감광막(14)을 패터닝 한다.
그리고 제2도 (c)에 도시한 바와 같이, 상기 감광막을 마스크로 이용하여 층간 절연막으로 사용된 실리콘 산화막(13)을 선택적으로 식각하여 하부 전도선(12)의 표면일부가 노출되도록 접속구멍을 형성한다.
상기 노출된 하부 전도선(12)의 표면과 실리콘 산화막(13)위에 핵 생성을 위한 보조막(15)을 증착한다.
이때 보조막(15) 물질로서는 Si, Ge 등의 반도체막 또는 Ti, W 등의 금속막, 또는 TiN, WSi2등의 금속 화합물을 사용한다.
그리고 상기 보조막(15)의 두께는 하부 전도선(12)의 표면에서 100Å 이하가 되도록 하므로서 후공정에서 후속 열처리 할때 하부 전도선(12) 표면위의 보조막(15)이 최소한 부분적으로 하부 전도선(12)에 용해되도록 하기 위함이다.
이어 제2도 (d)에서와 같이, 수소와 질소 등의 활성가스 또는 불활성 가스분위기에서 250∼450℃로 상기와 같이 형성된 기판을 열처리 하여 접속구멍내에 포함된 하부 전도선(12)의 표면 평균입자가 0.5㎛ 이상이 되도록 함과 동시에 하부 전도선(12) 표면부에 접촉된 보조막(15)이 부분적으로 하부 전도선에 용해되어 들어가므로서 접속구멍내에 하부 전도선(12)의 표면이 선택적으로 노출되도록 한다.
그리고 하부 전도선(12)의 표면은 재결정화가 일어나서 입자의 크기가 증가하게 된다.
이어 제2도 (e)에 도시한 바와 같이, 상기 보조막(15)의 상부와 재결정화된 하부 전도선(12a)상에 도전성 물질(16)을 증착한다.
이때 하부 전도선(12a)의 표면은 선택적으로 입자의 크기가 성장된 상태이므로 그 표면에 도전성 물질(15)을 성장시키면 제2도 (f)에 도시한 바와 같이, 상부 전도선(16a)이 하부 전도선(12)에 대해 에피택시 성장이 일어난다.
그리고 상기 보조막(15)위에서 성장하는 도전성 물질은 연속막으로 성장되고 이때 전도선의 패턴을 이용하여 상부 전도선(16a)을 형성한다.
여기서, 상기 보조막(15) 형성시 보조막 형성물질을 증착하는 공정대신에 Si, Ti 등의 불순물 이온을 플라즈마 또는 이온 주입법에 의해 보조막상에 도입하는 것도 가능하다.
이때 도입되는 양은 1012∼1014dose/㎠이 되도록 하며 이는 후공정시 열처리 하는 과정에서 하부 전도선의 표면을 재결정화 하여 입자의 크기를 성장시키는데 있어서 이온 주입층이 성장인자(seed)가 되도록 하기 위함이다.
제3도 (a)∼(g)는 본 발명 제3실시예의 반도체 장치의 배선방법을 나타낸 공정 단면도이다.
본 발명의 제3실시예의 반도체 장치의 배선방법은 보조막을 하부 전도선의 노출된 표면위에 선택적으로 형성하고 열처리를 통해 형성된 반응막을 선택적으로 제거한후, 도전성 물질을 선택적으로 성장시키는 방법이다.
즉 제3도 (a)에 도시한 바와 같이, 반도체 기판(21)의 소정부위에 하부 전도선(22)을 형성하고 층간 절연막으로서 실리콘 산화막(23)을 화학기상 증착법으로 형성한다.
이어 제3도 (b)에 도시한 바와 같이, 상기 실리콘 산화막(23) 상부에 감광막(24)을 도포한 후 하부 전도선(22)과 후공정에서 형성된 상부 전도선과의 전기적 접속을 위한 접속구멍을 형성하기 위해 상기 감광막(24)을 패터닝 한다.
이어 제3도 (c)에 도시한 바와 같이, 상기 감광막(24)을 마스크로 이용하여 하부 전도선(22) 표면의 소정부분이 노출되도록 상기 실리콘 산화막(23)을 선택적으로 제거한다.
그리고, 상기 노출된 하부 전도선(22)의 표면부와 층간 절연막으로 사용되는 실리콘 산화막(23)상에 핵 생성을 위한 보조막(25)을 형성한다.
이때 상기 보조막(25) 물질로서는 Si, Ge 등의 반도체막이나, Ti, W등의 금속막, 또는 TiN, TiW, WSi2 등의 금속 화합물을 이용한다.
그리고, 그 두께는 하부 전도선의 표면에서 50Å이상이 되도록 하여 후속 열처리 공정시 하부 전도선 표면위의 보조막이 최소한 부분적으로 하부 전도선에 용해되도록 한다.
이어 제3도 (d)에 도시한 바와 같이, 수소와 질소 등의 활성 가스 또는 불활성 가스 분위기에서 250∼450℃로 열처리 하여 접속구멍내에 포함된 하부 전도선(22)의 표면 평균입자의 크기가 0.5㎛ 이상되도록 한다.
이때 상기 하부 전도선(22) 표면부의 보조막(25)은 최소한 부분적으로 하부 전도선 (22)중에 용해되어 들어가는 동시에 접속구멍내의 하부 전도선(22)과 보조막(25)이 반응하여 그 계면에 반응층(26)이 형성된다.
그리고 상기 하부 전도선(22)의 표면은 재결정화가 일어나서 입자의 크기가 증가한다.
이어 제3도 (e)에 도시한 바와 같이, 상기 접속구멍내의 보조막(25)의 하부 전도선(22)의 계면에 형성된 반응층(26)을 상기 보조막(25)과 하부 전도선(22)에 대하여 선택적으로 제거한다.
따라서, 재결정화가 되어 크기가 증가된 하부 전도선(22)의 표면이 노출된다.
이어 제3도 (f)에 도시한 바와 같이, 상기 보조막(25) 상부와 접속구멍내의 하부전도선(22) 상부에 도전성 물질(27)을 증착한다.
이때 하부 전도선(22)의 표면은 선택적으로 입자의 크기가 성장된 상태이므로 그 표면에 도전성 물질을 성장시키면 상부 전도선이 하부 전도선에 대하여 에피택시 성장이 일어나 에피택시층(28)이 형성된다.
이어서 제3도 (g)에 도시한 바와 같이, 상기 보조막(25)위에서 성장하는 도전성물질(27)이 연속막으로 성장되면, 전도선의 패턴을 이용하여 상부 전도선(29)을 형성한다.
제4도 (a)∼(f)는 본 발명 제4 실시예의 반도체 장치의 배선방법을 나타낸 공정 단면도이다.
본 발명의 제4 실시예의 반도체 장치의 배선방법은 접속구멍내에 설치하는 매립플러그를 단결정으로서 성장시켜 접촉저항 및 신뢰성을 개선시키기 위한 반도체 장치의 배선방법이다.
즉, 제4도 (a)에 도시한 바와 같이, 단결정(Singtal Crystal)으로된 반도체 기판(31)에 필드영역과 활성영역을 정의하고, 상기 필드영역에 필드 산화막(32)을 형성한다.
그리고, 상기 활성영역상의 반도체 기판(31)의 불순물 이온주입에 의한 불순물 확산층(33)을 형성한 후 전면에 층간 절연막으로서 실리콘 산화막(24)을 형성한다.
이어 상기 실리콘 산화막(34) 상부에 감광막(도시하지 않음)을 도포한 후 접속구멍 형성을 위해 상기 감광막을 패터닝 하고, 상기 감광막을 마스크로 이용하여 보조 매립플러그를 형성하기 위해 기판(31)의 불순물 확산층(33)이 노출되도록 상기 실리콘 산화막(34)을 선택적으로 제거하여 접속구멍을 형성한다.
이어 제4도 (b)에 도시한 바와 같이, 상기 접속구멍내의 노출된 단결정 기판(31)을 씨드(seed)층으로 이용하여 도전성 물질을 에피택시 성장시켜 단결정으로된 보조 매립플러크(35)를 형성한다.
이어 제4도 (c)에 도시한 바와 같이, 상기 실리콘 산화막(34)을 포함한 보조 매립플러그(35) 상부에 하부 전도선(36)의 패턴을 형성하고, 상기 패터닝된 하부 전도선(36)상에 층간 절연막(37)을 증착한다.
그리고 제4도 (d)에 도시한 바와 같이, 상기 층간 절연막(37) 상부에 감광막(38)을 도포하여 패터닝 한후 상기 감광막 패턴을 마스크로 하여 층간 절연막(37)과 하부 전도선(36)을 선택적으로 제거하여 상기 보조 매립플러그(35)와 연결되도록 접속구멍을 형성한다.
따라서 상기 접속구멍내에 단결정으로된 보조 매립플러그(35)의 표면이 노출된다.
이어 제4도 (e)에 도시한 바와 같이, 상기 감광막(38)을 제거하고 층간 절연막(37)과 접속구멍내의 보조 매립플러그(35) 상부에 도전성 물질(39)을 증착하면 도전성 물질이 상기 보조 매립플러그(35)에 대해 에피택시 성장되어 제4도 (f)에 도시한 바와 같이, 단결정의 매립플러그(40)가 상부 전도선(41)과 연속막으로 형성된다.
이상에서 설명한 바와 같은, 본 발명의 반도체 장치의 배선방법에 있어서는 다음과 같은 효과가 있다.
첫째, 매립플러그위에 전도선을 연속적으로 동시에 형성되므로 계면의 노출을 방지하여 불순물의 혼입을 예방하고 공정을 단순화 한다.
둘째, 상부와 하부 전도선의 계면이 에피택시 성장되므로 접촉저항이 낮아지고 매립플러그의 전체 입계면적을 감소시킴에 따라 신뢰성이 개선된다.
셋째, 상부 전도선이 보조 매립플러그와 에피택시 성장되어 단결정으로 형성되므로 접촉저항 및 신뢰성이 개선되어 배선특성을 향상시키는 효과가 있다.

Claims (23)

  1. 하부 전도선에 접촉구멍을 형성하여 접촉구멍에 도전성 플러그를 형성한 다음 상기 도전성 플러그에 연결되도록 상부 전도선을 형성하는 반도체 장치의 배선방법에 있어서, 상기 도전성 플러그와 상부 전도선을 동시에 형성함을 특징으로 하는 반도체 장치의 배선방법.
  2. 제1항에 있어서, 도전성 플러그와 상부 전도선은 하부 전도선을 시드(Seed)로 이용하여 선택적으로 에피택시(Epitaxy) 성장시켜 형성함을 특징으로 하는 반도체 장치의 배선방법.
  3. 제1항에 있어서, 도전성 플러그는 단결정으로 성장시킴을 특징으로 하는 반도체 장치의 배선방법.
  4. 하부 전도선이 형성된 기판상에 층간 절연막 및 보조막을 차례로 형성하는 단계 : 상기 보조막에 불순물 이온을 주입하고 상기 보조막과 층간 절연막을 선택적으로 제조하여 상기 하부 전도선에 접촉구멍을 형성하는 단계 : 그리고, 상기 접속구멍 및 보조막상에 도전성 물질을 증착하고 연속적으로 성장시켜 상부전도선을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 장치의 배선방법.
  5. 제4항에 있어서, 상기 보조막은 반도체, 금속, 금속 화합물 중 한가지 물질을 사용함을 특징으로 하는 반도체 장치의 배선방법.
  6. 제4항에 있어서, 보조막은 Si, Ge, Ti, W, TiN, TiW, WSi2중 하나로 형성함을 특징으로 하는 반도체 장치의 배선방법.
  7. 제4항에 있어서, 상기 보조막에 불순물 주입방법은 플라즈마 또는 이온 주입볍을 사용함을 특징으로 하는 반도체 장치의 배선방법.
  8. 제4항에 있어서, 보조막의 불순물 주입시 불순물 농도는 1012∼1014dose/㎠로 함을 특징으로 하는 반도체 장치의 배선방법.
  9. 제4항에 있어서, 접촉구멍 형성시 보조막은 습식식각하고 층간 절연막은 건식식각함을 특징으로 하는 반도체 장치의 배선방법.
  10. 제4항에 있어서, 상기 접속구멍 및 보조막위에 도전성 물질을 증착하여 연속적으로 성장하는 방법을 선택적으로 에피택시 성장함을 특징으로 하는 반도체 장치의 배선방법.
  11. 하부 전도선이 형성된 기판상에 층간 절연막을 형성하여 상기 하부 전도선에 접촉구멍을 형성하는 단계 : 상기 접촉구멍을 포함한 층간 절연막 전면에 보조막을 형성하는 단계 : 상기 하부 전도선 표면을 재결정화 시킴과 동시에 하부 전도선에 접촉된 상기 보조막이 용해되도록 열처리하는 단계 : 그리고 상기 접촉구멍을 포함한 보조막상에 도전성 물질을 증착하여 하부 전도선에 대해 에피택셜 성장시켜 도전성 플러그와 상부 전도성을 연속막으로 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 장치의 배선방법.
  12. 제11항에 있어서, 열처리 공정은 가스 또는 불활성 분위기에서 250℃∼450℃로 열처리 함을 특징으로 하는 반도체 장치의 배선방법.
  13. 제 11항에 있어서, 하부 전도선 표면 재결정화시 하부 전도선 표면의 표면 평균입자가 0.5㎛이상이 되도록 함을 특징으로 하는 반도체 장치의 배선방법.
  14. 제11항에 있어서, 보조막의 두께는 하부 전도선 표면에서 100Å 이하가 되도록 형성함을 특징으로 하는 반도체 장치의 배선방법.
  15. 제11항에 있어서, 보조막은 Si, Ge, Ti, W, TiN, TiW, WSi2중 하나로 형섬함을 특징으로 하는 반도체 장치의 배선방법.
  16. 제11항에 있어서, 보조막을 형성하는 대신에 하부 전도선에 불순물을 주입하는 단계 : 열처리 하여 상기 하부 전도선 표면을 재결정화 시키는 단계 : 그리고 도전성 물질을 증착하여 에피택시 성장시켜 도전성 플러그와 상부 전도선을 연속막으로 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 장치의 배선 방법.
  17. 제16항에 있어서, 불순물은 Si 또는 Ti로 하고 농도는 1012∼1014dose/㎠로 함을 특징으로 하는 반도체 장치의 배선방법.
  18. 하부 전도선이 형성된 기판상에 층간 절연막을 형성하여 상기 하부 전도선에 접촉구멍을 형성하는 단계 : 상기 접촉구멍을 포함함 층간 절연막위에 보조막을 형성하는 단계 : 열처리 하여 상기 하부 전도선 표면을 재결정화 하고 보조막과 하부 전도선의 계면에 반응층을 형성하는 단계 : 상기 반응층을 선택적으로 제거하는 단계 : 그리고 상기 하부 전도선 및 보조막상에 도전성 물질을 증착하여 하부 전도선에 에피택시 성장시켜 플러그와 상부 전도선을 연속막으로 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 장치의 배선방법.
  19. 제18항에 있어서, 상기 하부 전도선의 재결정화 및 반응층 형성은 보조막을 증착하고 활성 또는 불활성 분위기에서 열처리 하여 이루어짐을 특징으로 하는 반도체 장치의 배선방법.
  20. 제19항에 있어서, 활성 또는 불활성 분위기에서 열처리는 250℃∼450℃로 함을 특징으로 하는 반도체 장치의 배선방법.
  21. 제18항에 있어서, 보조막의 두께가 하부 전도선위에서 50Å 이상이 되도록 형성함을 특징으로 하는 반도체 장치의 배선방법.
  22. 불순물 확산영역이 형성된 반도체 기판상에 제1 층간 절연막을 증착하는 단계 : 상기 제1 층간 절연막을 선택적으로 제조하여 상기 불순물 확산영역의 제1 접촉구멍을 형성하는 단계 : 상기 제1 접속구멍에 에피택시 성장시켜 제1 도전성 플러그를 형성하는 단계 : 상기 제1 매립플러그에 전기적으로 연결되도록 하부 전도선을 형성하는 단계 : 상기 하부 전도선을 포함한 제1 층간 절연막위에 제2 층간 절연막을 증착한 후 하부 전도선을 통과하도록 제1 도전성 플러그에 제2 접속구멍을 형성하는 단계 : 그리고 상기 제2 접속구멍을 포함한 제2 층간 절연막상에 도전성 물질을 증착하여 상기 제1 도전성 플러그에 에피택시 성장시켜 제2 도전형 플러그 및 상부 전도선을 연속막으로 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 장치의 배선방법.
  23. 제22항에 있어서, 상기 제1, 제2 도전성 플러그는 단결정으로 성장됨을 특징으로 하는 반도체 장치의 배선방법.
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