JPH0456325A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0456325A JPH0456325A JP2167282A JP16728290A JPH0456325A JP H0456325 A JPH0456325 A JP H0456325A JP 2167282 A JP2167282 A JP 2167282A JP 16728290 A JP16728290 A JP 16728290A JP H0456325 A JPH0456325 A JP H0456325A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000013078 crystal Substances 0.000 claims abstract description 40
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 27
- 239000010703 silicon Substances 0.000 claims abstract description 27
- 238000010438 heat treatment Methods 0.000 claims abstract description 13
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000002425 crystallisation Methods 0.000 claims description 3
- 230000008025 crystallization Effects 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 abstract description 73
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 73
- 239000000758 substrate Substances 0.000 abstract description 27
- 239000004020 conductor Substances 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 238000009413 insulation Methods 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 238000013508 migration Methods 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 46
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 14
- 230000005669 field effect Effects 0.000 description 8
- 239000010409 thin film Substances 0.000 description 7
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910018999 CoSi2 Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101150114751 SEM1 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 239000003574 free electron Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/927—Electromigration resistant metallization
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置およびその製造方法に関し、特
に、電気的接続部を含む導電性金属配線の、エレクトロ
マイグレーションに対する寿命の向上を図る半導体装置
およびその製造方法に関するものである。
に、電気的接続部を含む導電性金属配線の、エレクトロ
マイグレーションに対する寿命の向上を図る半導体装置
およびその製造方法に関するものである。
［従来の技術］
一般にシリコンを用いた集積回路を代表とする半導体装
置の電極配線材として、主としてアルミニウム薄膜が用
いられている。半導体装置の微細化が進み、近年では、
電極間配線に多層配線が多用されている。この多層配線
は、シリコン基板表面の不純物拡散層上や多結晶シリコ
ン層などの導電層上に、絶縁膜を介して、ＣＶＤ法やス
パッタ法などによってアルミニウム膜が形成され、絶縁
膜に設けられたコンタクト孔において、このアルミニウ
ム薄膜と下層の導電層が電気的に接続される。
置の電極配線材として、主としてアルミニウム薄膜が用
いられている。半導体装置の微細化が進み、近年では、
電極間配線に多層配線が多用されている。この多層配線
は、シリコン基板表面の不純物拡散層上や多結晶シリコ
ン層などの導電層上に、絶縁膜を介して、ＣＶＤ法やス
パッタ法などによってアルミニウム膜が形成され、絶縁
膜に設けられたコンタクト孔において、このアルミニウ
ム薄膜と下層の導電層が電気的に接続される。
以下、電気的接続部を含む配線構造を有する従来の半導
体装置の構造およびその製造工程を、第８図、第９図、
および第１０Ａ図ないし第１０Ｄ図を参照しながら説明
する。
体装置の構造およびその製造工程を、第８図、第９図、
および第１０Ａ図ないし第１０Ｄ図を参照しながら説明
する。
第８図は、従来のバイポーラトランジスタの典型的な断
面構造の例を示している。この図に示すバイポーラトラ
ンジスタは、ｎ型の半導体基板１の表面のｐ型頭域２の
一部に、高濃度ｎ型層３が形成されている。Ｐ型頭域２
と高濃度ｎ型層３は、それぞれ、半導体基板１表面に形
成された酸化絶縁膜４の所定位置に設けられたコンタク
ト孔において、アルミニウム配線５，６と電気的に接合
されている。また、アルミニウム配線５，６および半導
体基板１裏面の導電層７は、各々バイポーラトランジス
タのベース端子（Ｂ）、エミッタ端子（Ｅ）およびコレ
クタ端子（Ｃ）に接続される。
面構造の例を示している。この図に示すバイポーラトラ
ンジスタは、ｎ型の半導体基板１の表面のｐ型頭域２の
一部に、高濃度ｎ型層３が形成されている。Ｐ型頭域２
と高濃度ｎ型層３は、それぞれ、半導体基板１表面に形
成された酸化絶縁膜４の所定位置に設けられたコンタク
ト孔において、アルミニウム配線５，６と電気的に接合
されている。また、アルミニウム配線５，６および半導
体基板１裏面の導電層７は、各々バイポーラトランジス
タのベース端子（Ｂ）、エミッタ端子（Ｅ）およびコレ
クタ端子（Ｃ）に接続される。
このような構造の半導体装置のアルミニウム配線５．６
はその下面の大半において、非結晶性の酸化絶縁膜４と
直接接している。
はその下面の大半において、非結晶性の酸化絶縁膜４と
直接接している。
第９図は、従来のＭＯＳ（Ｍｅｔａｌ ０ｘｉｄｅ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型電界効果トランジス
タの典型的な断面構造を示している。
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型電界効果トランジス
タの典型的な断面構造を示している。
このＭＯ８型電界効果トランジスタは、半導体基板１１
表面にフィールド絶縁膜１２で分離絶縁された活性領域
上に、ゲート電極１３と、不純物をドープしたソース／
ドレイン領域１４が形成されている。ソース／ドレイン
領域１４は、酸化絶縁膜１５に設けられたコンタクト孔
１６において、アルミニウム配線層１７と電気的に接続
されている。この構造においても、アルミニウム配線層
１７の下面の大半が、非結晶構造を有する酸化絶縁膜１
５と接しており、ソース／ドレイン領域１４とのコンタ
クト部分においてのみ、単結晶シリコンなどの結晶構造
を有する半導体基板１１と接している。
表面にフィールド絶縁膜１２で分離絶縁された活性領域
上に、ゲート電極１３と、不純物をドープしたソース／
ドレイン領域１４が形成されている。ソース／ドレイン
領域１４は、酸化絶縁膜１５に設けられたコンタクト孔
１６において、アルミニウム配線層１７と電気的に接続
されている。この構造においても、アルミニウム配線層
１７の下面の大半が、非結晶構造を有する酸化絶縁膜１
５と接しており、ソース／ドレイン領域１４とのコンタ
クト部分においてのみ、単結晶シリコンなどの結晶構造
を有する半導体基板１１と接している。
次に、第８図に示すプレーナ型バイポーラトランジスタ
のアルミニウム配線５，６などに代表される半導体基板
上での配線の形成工程を、第１０Ａ図〜第１０Ｄ図を参
照しながら説明する。
のアルミニウム配線５，６などに代表される半導体基板
上での配線の形成工程を、第１０Ａ図〜第１０Ｄ図を参
照しながら説明する。
まず、半導体基板２１上にＣＶＤ法などによって５ｉ０
２などの酸化絶縁膜２２を堆積させる（第１０Ａ図）。
２などの酸化絶縁膜２２を堆積させる（第１０Ａ図）。
その後、写真製版とエツチングにより、酸化絶縁膜２２
の所定位置に、コンタクト孔２３を開口させる（第１０
Ｂ図）。次に、コンタクト孔２３の内部表面を含み、酸
化絶縁膜２２の表面に、ＣＶＤ法やスパッタ法などによ
ってアルミニウム薄膜２４を形成する（第１０Ｃ図）。
の所定位置に、コンタクト孔２３を開口させる（第１０
Ｂ図）。次に、コンタクト孔２３の内部表面を含み、酸
化絶縁膜２２の表面に、ＣＶＤ法やスパッタ法などによ
ってアルミニウム薄膜２４を形成する（第１０Ｃ図）。
その後、写真製版とエツチングによって、アルミニウム
薄膜２４を選択的に除去し、アルミニウム配線層２５が
パターニング形成される（第１０Ｄ図）。
薄膜２４を選択的に除去し、アルミニウム配線層２５が
パターニング形成される（第１０Ｄ図）。
上記工程において、アルミニウム薄膜２４を形成する際
、その下地の大部分が、非結晶構造を有する酸化絶縁膜
２２であるため、形成されるアルミニウム薄膜２４は、
下地の影響を受けて、非晶質または約１μｍ径以下の小
さな結晶粒の集まった多結晶構造を有するものとなって
いた。そのため、この多結晶性に起因して、アルミニウ
ム配線層２５に、エレクトロマイグレーションによる劣
化が生じやすいという問題があった。このエレクトロマ
イグレーションは、アルミニウム配線層に電流が流れる
場合、移動する自由電子がアルミニウム原子に衝突する
ために、アルミニウム原子が、特に結晶粒界に沿って、
電子の移動方向に流動する現象である。このエレクトロ
マイグレーションにより、アルミニウム原子が消失して
生じる空洞が広がり、アルミニウム配線層が細くなって
抵抗が大きくなったり、あるいは断線してしまったりす
る。そのため、半導体装置の耐エレクトロマイグレーシ
ョン寿命が短くなってしまう。また、エレクトロマイグ
レーションによって、結晶粒界に沿って移動したアルミ
ニウム原子が、いずれかの位置において析出し、不要な
塊であるヒロ・ツクを生成することもあり、これにより
、近接する隣接アルミニウム配線間の短絡が生じるなど
の不良が発生することがあった。
、その下地の大部分が、非結晶構造を有する酸化絶縁膜
２２であるため、形成されるアルミニウム薄膜２４は、
下地の影響を受けて、非晶質または約１μｍ径以下の小
さな結晶粒の集まった多結晶構造を有するものとなって
いた。そのため、この多結晶性に起因して、アルミニウ
ム配線層２５に、エレクトロマイグレーションによる劣
化が生じやすいという問題があった。このエレクトロマ
イグレーションは、アルミニウム配線層に電流が流れる
場合、移動する自由電子がアルミニウム原子に衝突する
ために、アルミニウム原子が、特に結晶粒界に沿って、
電子の移動方向に流動する現象である。このエレクトロ
マイグレーションにより、アルミニウム原子が消失して
生じる空洞が広がり、アルミニウム配線層が細くなって
抵抗が大きくなったり、あるいは断線してしまったりす
る。そのため、半導体装置の耐エレクトロマイグレーシ
ョン寿命が短くなってしまう。また、エレクトロマイグ
レーションによって、結晶粒界に沿って移動したアルミ
ニウム原子が、いずれかの位置において析出し、不要な
塊であるヒロ・ツクを生成することもあり、これにより
、近接する隣接アルミニウム配線間の短絡が生じるなど
の不良が発生することがあった。
上記エレクトロマイグレーションの問題を解消するため
の従来の技術として、第１１図に示すように、半導体基
板３１上の酸化絶縁膜３２上に形成するアルミニウム配
線層３３の下地として、単結晶シリコン層３４を介在さ
せることにより、アルミニウム配線層３３を単結晶化さ
せるものが、たとえば特開昭６４−３７０５０号公報に
開示されている。第１１図に示す構造においては、半導
体基板３１表面の少なくとも単結晶シリコン層３４がコ
ンタクト孔３５において接する領域の近傍には、コンタ
クト部の低抵抗化のために単結晶ＣｏＳｉ２膜３６が形
成されている。その特開昭６４−３７０５０号公報には
、この技術の適用例として、第１２図に示すＭＯ８型電
界効果トランジスタが開示されている。このＭＯ３型電
界効果トランジスタが第９図に示すものと異なる点は、
酸化絶縁膜１５上に、コンタクト孔３８の内周壁と底面
をも含めて、単結晶シリコン層３７を介在させて、単結
晶のアルミニウム配線層３９が形成され、さらにソース
／ドレイン領域１４の表面には、コンタクト抵抗をさげ
るため単結晶ＣｏＳｉ２膜４０が形成されている点であ
る。他の構造は第９図に示すものと同じであるので、同
一符号を付して説明を省略する。
の従来の技術として、第１１図に示すように、半導体基
板３１上の酸化絶縁膜３２上に形成するアルミニウム配
線層３３の下地として、単結晶シリコン層３４を介在さ
せることにより、アルミニウム配線層３３を単結晶化さ
せるものが、たとえば特開昭６４−３７０５０号公報に
開示されている。第１１図に示す構造においては、半導
体基板３１表面の少なくとも単結晶シリコン層３４がコ
ンタクト孔３５において接する領域の近傍には、コンタ
クト部の低抵抗化のために単結晶ＣｏＳｉ２膜３６が形
成されている。その特開昭６４−３７０５０号公報には
、この技術の適用例として、第１２図に示すＭＯ８型電
界効果トランジスタが開示されている。このＭＯ３型電
界効果トランジスタが第９図に示すものと異なる点は、
酸化絶縁膜１５上に、コンタクト孔３８の内周壁と底面
をも含めて、単結晶シリコン層３７を介在させて、単結
晶のアルミニウム配線層３９が形成され、さらにソース
／ドレイン領域１４の表面には、コンタクト抵抗をさげ
るため単結晶ＣｏＳｉ２膜４０が形成されている点であ
る。他の構造は第９図に示すものと同じであるので、同
一符号を付して説明を省略する。
上記公報などに開示された、単結晶シリコン層上に単結
晶アルミニウム層を形成可能であることについては、ｒ
ＪＡＰＡＮＥＳＥ ＪＯＵＮＡＬＯＦ ＡＰＰＬＩ
ＥＤ ＰＨＹＳＩＣ８，ＶＯＬ、２７．Ｎｏ、 ９
． ＳＥＰＴＥＭＢＥＲ，１９８８、ｐｐ、Ｌ１７７
５−Ｌ１７７７Ｊなどに述べられている。
晶アルミニウム層を形成可能であることについては、ｒ
ＪＡＰＡＮＥＳＥ ＪＯＵＮＡＬＯＦ ＡＰＰＬＩ
ＥＤ ＰＨＹＳＩＣ８，ＶＯＬ、２７．Ｎｏ、 ９
． ＳＥＰＴＥＭＢＥＲ，１９８８、ｐｐ、Ｌ１７７
５−Ｌ１７７７Ｊなどに述べられている。
［発明が解決しようとする課題］
しかしながら、上記公報などに記載された従来の技術、
すなわち、第１１図および第１２図に示す構造において
は、アルミ配線層３３．３９の下地として形成する単結
晶シリコン層３４．３７が、コンタクト孔３５．３８の
底面にも形成されているため、この部分でのコンタクト
抵抗が劣化するという問題があった。これは、単結晶シ
リコン層３４．３７のシート抵抗値が約１００Ω／四以
上であり、アルミ薄膜のシート抵抗値が数ミリ０７口以
下であるのに対して極めて大きくなるためである。
すなわち、第１１図および第１２図に示す構造において
は、アルミ配線層３３．３９の下地として形成する単結
晶シリコン層３４．３７が、コンタクト孔３５．３８の
底面にも形成されているため、この部分でのコンタクト
抵抗が劣化するという問題があった。これは、単結晶シ
リコン層３４．３７のシート抵抗値が約１００Ω／四以
上であり、アルミ薄膜のシート抵抗値が数ミリ０７口以
下であるのに対して極めて大きくなるためである。
本発明は上記従来の問題点に鑑み、コンタクト抵抗値が
低く、しかもアルミなどの導電性金属配線層の単結晶化
あるいは結晶量の大粒径化によって、エレクトロマイグ
レーションの生じない導電性金属配線を備えた半導体装
置およびその製造方法を提供することを目的とする。
低く、しかもアルミなどの導電性金属配線層の単結晶化
あるいは結晶量の大粒径化によって、エレクトロマイグ
レーションの生じない導電性金属配線を備えた半導体装
置およびその製造方法を提供することを目的とする。
［課題を解決するための手段］
表面に形成された絶縁膜と、この絶縁膜上に形成され、
かつこの絶縁膜の所定位置に形成されたコンタクト孔に
おいて、導電層と電気的に接続される導電性金属配線層
とを備えている。この半導体装置の特徴は、導電性金属
配線と導電層表面とは直接接合されており、導電性金属
配線層と絶縁膜との間には、単結晶体または粒径が少な
くとも約１０μｍ以上に大粒径、化した多結晶体からな
るシリコン層を介在させた点にある。
かつこの絶縁膜の所定位置に形成されたコンタクト孔に
おいて、導電層と電気的に接続される導電性金属配線層
とを備えている。この半導体装置の特徴は、導電性金属
配線と導電層表面とは直接接合されており、導電性金属
配線層と絶縁膜との間には、単結晶体または粒径が少な
くとも約１０μｍ以上に大粒径、化した多結晶体からな
るシリコン層を介在させた点にある。
本発明の半導体装置の製造方法は、導電層表面に絶縁膜
を堆積させる工程と、この絶縁膜表面上に多結晶シリコ
ンあるいは非晶質シリコンからなるシリコン層を形成す
る工程と、シリコン層と絶縁層の所定位置に、導電層表
面が露出するようにコンタクト孔を形成する工程と、コ
ンタクト孔の内部表面を含み、シリコン層表面上に導電
性金属配線層を形成する工程と、導電性金属配線層およ
びシリコン層を必要に応じてパターニングする工程とを
備えている。この半導体装置の製造方法の特徴は、シリ
コン層を形成する工程の後、導電性金属配線層を形成す
る工程の前の所定の時点において、シリコン層を単結晶
化あるいは少なくとも約１０μｍ以上の粒径を有するよ
うに多結晶化させるための熱処理工程を含む点にある。
を堆積させる工程と、この絶縁膜表面上に多結晶シリコ
ンあるいは非晶質シリコンからなるシリコン層を形成す
る工程と、シリコン層と絶縁層の所定位置に、導電層表
面が露出するようにコンタクト孔を形成する工程と、コ
ンタクト孔の内部表面を含み、シリコン層表面上に導電
性金属配線層を形成する工程と、導電性金属配線層およ
びシリコン層を必要に応じてパターニングする工程とを
備えている。この半導体装置の製造方法の特徴は、シリ
コン層を形成する工程の後、導電性金属配線層を形成す
る工程の前の所定の時点において、シリコン層を単結晶
化あるいは少なくとも約１０μｍ以上の粒径を有するよ
うに多結晶化させるための熱処理工程を含む点にある。
［作用コ
本発明の半導体装置によれば、導電性金属配線層と導電
層表面とは直接接合し、導電性金属配線層と絶縁膜との
間には、単結晶化または直径が少なくとも約１０μｍ以
上に大粒径化した結晶粒を有するシリコン層を介在させ
ている。それにより、導電性金属配線層はその下地であ
るシリコン層の結晶性の影響を受けて、単結晶体あるい
は約１０μｍ以上の粒径を有する多結晶体となる。通常
、コンタクト孔の直径は約１μｍ程度であるので、コン
タクト孔内部とその近傍の導電性金属配線層も、その内
周壁において非結晶性の絶縁膜と接しているにもかかわ
らず、その他の大部分の領域において単結晶化あるいは
大粒径化したシリコン層に接しているため、単結晶化ま
たは大粒径化している。したがって、コンタクト孔内部
を含む全領域の導電性金属配線層において、粒界が生じ
ないかあるいは粒界の発生が極めて少ない。その結果、
結晶粒界に沿ってのエレクトロマイグレーションによる
導電性金属の原子の移動が抑制され、耐エレクトロマイ
グレーション特性が向上する。またコンタクト孔の底部
において、導電性金属配線層と導電層が直接接合してい
ることにより、この接合部におけるシート抵抗値を極め
て低く保つことが可能である。
層表面とは直接接合し、導電性金属配線層と絶縁膜との
間には、単結晶化または直径が少なくとも約１０μｍ以
上に大粒径化した結晶粒を有するシリコン層を介在させ
ている。それにより、導電性金属配線層はその下地であ
るシリコン層の結晶性の影響を受けて、単結晶体あるい
は約１０μｍ以上の粒径を有する多結晶体となる。通常
、コンタクト孔の直径は約１μｍ程度であるので、コン
タクト孔内部とその近傍の導電性金属配線層も、その内
周壁において非結晶性の絶縁膜と接しているにもかかわ
らず、その他の大部分の領域において単結晶化あるいは
大粒径化したシリコン層に接しているため、単結晶化ま
たは大粒径化している。したがって、コンタクト孔内部
を含む全領域の導電性金属配線層において、粒界が生じ
ないかあるいは粒界の発生が極めて少ない。その結果、
結晶粒界に沿ってのエレクトロマイグレーションによる
導電性金属の原子の移動が抑制され、耐エレクトロマイ
グレーション特性が向上する。またコンタクト孔の底部
において、導電性金属配線層と導電層が直接接合してい
ることにより、この接合部におけるシート抵抗値を極め
て低く保つことが可能である。
また本発明の半導体装置の製造方法により、上記構造の
半導体装置が量産性よく製造される。すなわち、絶縁膜
表面上に形成された多結晶あるいは非晶質のシリコン層
に、所定の熱処理を施すことによって、単結晶あるいは
約１０μｍ以上の粒径を有する多結晶のシリコン層が得
られる。したがって、その後に形成される導電性金属配
線層か、下地の結晶性の影響を受けて単結晶体あるいは
粒径が約１０μｍ以上の多結晶体となる。また、絶縁膜
上に多結晶または非晶質のシリコン層を形成した後、導
電性金属配線層を形成する前に、所定の位置において導
電層表面を露出させるようにコンタクト孔を形成するこ
とにより、その後に形成される導電性金属配線層と導電
層表面とが直接接合する。
半導体装置が量産性よく製造される。すなわち、絶縁膜
表面上に形成された多結晶あるいは非晶質のシリコン層
に、所定の熱処理を施すことによって、単結晶あるいは
約１０μｍ以上の粒径を有する多結晶のシリコン層が得
られる。したがって、その後に形成される導電性金属配
線層か、下地の結晶性の影響を受けて単結晶体あるいは
粒径が約１０μｍ以上の多結晶体となる。また、絶縁膜
上に多結晶または非晶質のシリコン層を形成した後、導
電性金属配線層を形成する前に、所定の位置において導
電層表面を露出させるようにコンタクト孔を形成するこ
とにより、その後に形成される導電性金属配線層と導電
層表面とが直接接合する。
「実施例コ
以下、本発明の実施例について、図面を参照しながら説
明する。
明する。
第１図は、半導体基板５１表面上に、酸化絶縁膜５２を
介在させて、アルミニウム配線層５３を形成し、酸化絶
縁膜５２に設けたコンタクト孔５４において半導体基板
５１表面とアルミニウム配線層５３とが電気的に接続さ
れる構成に本発明を適用した実施例の、コンタクト孔５
４近傍の断面構造を示している。この実施例においては
、酸化絶縁膜５２の上表面とアルミニウム配線層５３と
の間に、単結晶シリコン層５５を介在させている。
介在させて、アルミニウム配線層５３を形成し、酸化絶
縁膜５２に設けたコンタクト孔５４において半導体基板
５１表面とアルミニウム配線層５３とが電気的に接続さ
れる構成に本発明を適用した実施例の、コンタクト孔５
４近傍の断面構造を示している。この実施例においては
、酸化絶縁膜５２の上表面とアルミニウム配線層５３と
の間に、単結晶シリコン層５５を介在させている。
本実施例の構造により、アルミニウム配線層５３は、下
地としての単結晶シリコン層５５の結晶性の影響を受け
て、単結晶体となる。コンタクト孔５４の内部表面にお
いては、アルミニウム配線層５３は単結晶シリコン層５
５と接してはいないが、コンタクト孔５４の大きさは、
その内径が約１μｍ以下であるので、その他のアルミニ
ウム配線層５３が形成された領域に比べて極めて小さい
。
地としての単結晶シリコン層５５の結晶性の影響を受け
て、単結晶体となる。コンタクト孔５４の内部表面にお
いては、アルミニウム配線層５３は単結晶シリコン層５
５と接してはいないが、コンタクト孔５４の大きさは、
その内径が約１μｍ以下であるので、その他のアルミニ
ウム配線層５３が形成された領域に比べて極めて小さい
。
したがって、コンタクト孔５４の内部のアルミニウム配
線層５３も、その周辺の単結晶化の影響により、単結晶
状態となる。その結果、コンタクト孔５４近傍において
も結晶粒界が現われず、主として結晶粒界に沿って発生
するエレクトロマイグレーションを防止することができ
る。
線層５３も、その周辺の単結晶化の影響により、単結晶
状態となる。その結果、コンタクト孔５４近傍において
も結晶粒界が現われず、主として結晶粒界に沿って発生
するエレクトロマイグレーションを防止することができ
る。
なお、上記実施例の単結晶シリコン層５５に代えて、粒
径が約１０μｍ以上の多結晶体のシリコン層を用いても
よい。この場合、結晶体シリコン層５５の結晶性の影響
を受けて、アルミニウム配線層５３もその粒径が約１０
μｍ以上の多結晶体となる。この場合も、コンタクト孔
５４の内径が通常約１μｍ以下であるので、コンタクト
孔５４内部のアルミニウム配線層５３も、その周辺の影
響を受けて大粒径化し、コンタクト孔５４の内部に結晶
粒界がほとんど生じない。その結果やはりエレクトロマ
イグレーションを防止することかできる。
径が約１０μｍ以上の多結晶体のシリコン層を用いても
よい。この場合、結晶体シリコン層５５の結晶性の影響
を受けて、アルミニウム配線層５３もその粒径が約１０
μｍ以上の多結晶体となる。この場合も、コンタクト孔
５４の内径が通常約１μｍ以下であるので、コンタクト
孔５４内部のアルミニウム配線層５３も、その周辺の影
響を受けて大粒径化し、コンタクト孔５４の内部に結晶
粒界がほとんど生じない。その結果やはりエレクトロマ
イグレーションを防止することかできる。
第２図には、半導体基板５１表面とコンタクト孔５４に
おいてコンタクト部を有するポリシリコン配線層５６表
面に金属シリサイド層５７を形成し、さらにその上に、
酸化絶縁膜５８を介在させて、コンタクト孔５９におい
て金属シリサイド層５７とコンタクトするアルミニウム
配線層６０を形成する構造に、本発明を適用した実施例
の断面構造を示している。この実施例では、酸化絶縁膜
５８の上表面とアルミニウム配線層６０との間に、結晶
体シリコン層６１を介在させている。この結晶体シリコ
ン層６１は、上述した第１図に示す結晶体シリコン層５
５と同様に単結晶体または粒径が約１０μｍ以上の多結
晶体であり、この結晶体シリコン層６１による作用は、
第１図に示す実施例の場合の結晶体シリコン層５５の作
用と同様である。
おいてコンタクト部を有するポリシリコン配線層５６表
面に金属シリサイド層５７を形成し、さらにその上に、
酸化絶縁膜５８を介在させて、コンタクト孔５９におい
て金属シリサイド層５７とコンタクトするアルミニウム
配線層６０を形成する構造に、本発明を適用した実施例
の断面構造を示している。この実施例では、酸化絶縁膜
５８の上表面とアルミニウム配線層６０との間に、結晶
体シリコン層６１を介在させている。この結晶体シリコ
ン層６１は、上述した第１図に示す結晶体シリコン層５
５と同様に単結晶体または粒径が約１０μｍ以上の多結
晶体であり、この結晶体シリコン層６１による作用は、
第１図に示す実施例の場合の結晶体シリコン層５５の作
用と同様である。
次に、第１図に示す実施例の構造を形成する方法につい
て、第３Ａ図ないし第３Ｆ図を参照しながら説明する。
て、第３Ａ図ないし第３Ｆ図を参照しながら説明する。
まず、半導体基板５１上にＣＶＤ法などによってＳｉＯ
□などの酸化絶縁膜５２を、数１０００人の厚さに堆積
させる（第３Ａ図）。その後、酸化絶縁膜５２の表面に
たとえばＣＶＤ法などによって多結晶シリコン層５５ａ
を、数１０００人程度０厚さに形成する（第３Ｂ図）。
□などの酸化絶縁膜５２を、数１０００人の厚さに堆積
させる（第３Ａ図）。その後、酸化絶縁膜５２の表面に
たとえばＣＶＤ法などによって多結晶シリコン層５５ａ
を、数１０００人程度０厚さに形成する（第３Ｂ図）。
この状態で、多結晶シリコン層５５ａは、１μｍ以下の
粒径を有する多結晶体をなしている。次に、多結晶シリ
コン層５５ａを単結晶体あるいは粒径が約１０μｍ以上
の多結晶体にするための熱処理を施す。この熱処理は、
８００℃〜１２００℃の温度で数十分〜数時間かけて行
なう。この熱処理によって結晶が大粒径化するのは、多
結晶シリコンの隣接結晶粒間の反応が促進されるためで
ある。第３Ｃ図に示す結晶体シリコン層５５は、粒径が
数十μｍの多結晶体になった状態を示している。
粒径を有する多結晶体をなしている。次に、多結晶シリ
コン層５５ａを単結晶体あるいは粒径が約１０μｍ以上
の多結晶体にするための熱処理を施す。この熱処理は、
８００℃〜１２００℃の温度で数十分〜数時間かけて行
なう。この熱処理によって結晶が大粒径化するのは、多
結晶シリコンの隣接結晶粒間の反応が促進されるためで
ある。第３Ｃ図に示す結晶体シリコン層５５は、粒径が
数十μｍの多結晶体になった状態を示している。
なお、酸化絶縁膜５２上に多結晶シリコン層５５ａの代
わりに、アモルファスシリコンをＣＶＤ法などによって
堆積させ、これにシリコン原子などの核となる物質を注
入して上記熱処理を加えることによっても、大粒径化し
た結晶体シリコン層５５を得ることができる。また、絶
縁膜５２上に数１００人の極めて薄い多結晶シリコン膜
を堆積させ、その上にアモルファスシリコンをエピタキ
シャル成長させた後に、上記熱処理を加えることによっ
ても、大粒径化した結晶体シリコン層５５を得ることが
できる。
わりに、アモルファスシリコンをＣＶＤ法などによって
堆積させ、これにシリコン原子などの核となる物質を注
入して上記熱処理を加えることによっても、大粒径化し
た結晶体シリコン層５５を得ることができる。また、絶
縁膜５２上に数１００人の極めて薄い多結晶シリコン膜
を堆積させ、その上にアモルファスシリコンをエピタキ
シャル成長させた後に、上記熱処理を加えることによっ
ても、大粒径化した結晶体シリコン層５５を得ることが
できる。
次に、フォトリソグラフィ技術によって所定パターンの
レジストマスク（図示せず）を形成し、エツチングを施
すことにより、コンタクト孔５４を形成し、レジストマ
スクを除去する（第３Ｄ図）。このコンタクト孔５４の
大きさは、通常その内径が約１μｍ以下である。その後
、コンタクト孔５４内部を含む半導体基板５１上全面に
、ＣＶＤ法によってアルミニウム配線層５３を形成する
（第３Ｅ図）。このＣＶＤによるアルミニウム配線層５
３の形成工程において、下地となる結晶体シリコン層５
５の結晶性の影響を受けて、アルミニウム配線層５３も
単結晶体あるいは粒径が約１０μｍ以上の多結晶体とな
る。
レジストマスク（図示せず）を形成し、エツチングを施
すことにより、コンタクト孔５４を形成し、レジストマ
スクを除去する（第３Ｄ図）。このコンタクト孔５４の
大きさは、通常その内径が約１μｍ以下である。その後
、コンタクト孔５４内部を含む半導体基板５１上全面に
、ＣＶＤ法によってアルミニウム配線層５３を形成する
（第３Ｅ図）。このＣＶＤによるアルミニウム配線層５
３の形成工程において、下地となる結晶体シリコン層５
５の結晶性の影響を受けて、アルミニウム配線層５３も
単結晶体あるいは粒径が約１０μｍ以上の多結晶体とな
る。
なお、アルミニウム配線層５３の形成を、ＣＶＤ法によ
って行なう代わりに、スパッタリング法を適用すること
も可能である。この場合には、半導体基板５１を１００
℃〜６００℃、好ましくは２００℃〜３００℃の温度で
加熱しながらアルミニウムのスパッタリングを行なうこ
とにより、単結晶体あるいは粒径が約１０μｍ以上の多
結晶体のアルミニウム配線層５３を形成することができ
る。
って行なう代わりに、スパッタリング法を適用すること
も可能である。この場合には、半導体基板５１を１００
℃〜６００℃、好ましくは２００℃〜３００℃の温度で
加熱しながらアルミニウムのスパッタリングを行なうこ
とにより、単結晶体あるいは粒径が約１０μｍ以上の多
結晶体のアルミニウム配線層５３を形成することができ
る。
次に、必要に応じて、アルミニウム配線層５３および結
晶体シリコン層５５をパターニング形成する（第３Ｆ図
）。
晶体シリコン層５５をパターニング形成する（第３Ｆ図
）。
以上の製造工程により形成されたアルミニウム配線層５
３は、単結晶体あるいは粒径が約１０μｍ以上の多結晶
体を有するため、主として結晶粒界に沿って発生するエ
レクトロマイグレーションによる種々の減少が抑制され
る。なお、コンタクト孔５４の内側面および底面におい
ては、アルミニウム配線層５３は、結晶体シリコン層５
５を介在せずに絶縁膜５２および半導体基板５１と直接
接しているが、コンタクト孔５４の内径が通常約１μｍ
以下であるため、コンタクト孔５４の周辺の結晶体シリ
コン層５５の影響によるアルミニウム配線層５３の単結
晶化あるいは大粒径化により、コンタクト孔内部には結
晶粒界がほとんど現われない。したがって、コンタクト
孔５４内部においても、エレクトロマイグレーションが
防止され、しかもアルミニウム配線層５３と半導体基板
５１が直接接しているため、この部分に単結晶シリコン
層３４を介在させた第１１図の従来例に比べてコンタク
ト抵抗を低く抑えることができる。コンタクト部に単結
晶シリコン層３４を介在させた場合のシート抵抗が１０
０Ω／口以上であるのに対し、アルミニウムのシート抵
抗は数μΩ／口程７である。
３は、単結晶体あるいは粒径が約１０μｍ以上の多結晶
体を有するため、主として結晶粒界に沿って発生するエ
レクトロマイグレーションによる種々の減少が抑制され
る。なお、コンタクト孔５４の内側面および底面におい
ては、アルミニウム配線層５３は、結晶体シリコン層５
５を介在せずに絶縁膜５２および半導体基板５１と直接
接しているが、コンタクト孔５４の内径が通常約１μｍ
以下であるため、コンタクト孔５４の周辺の結晶体シリ
コン層５５の影響によるアルミニウム配線層５３の単結
晶化あるいは大粒径化により、コンタクト孔内部には結
晶粒界がほとんど現われない。したがって、コンタクト
孔５４内部においても、エレクトロマイグレーションが
防止され、しかもアルミニウム配線層５３と半導体基板
５１が直接接しているため、この部分に単結晶シリコン
層３４を介在させた第１１図の従来例に比べてコンタク
ト抵抗を低く抑えることができる。コンタクト部に単結
晶シリコン層３４を介在させた場合のシート抵抗が１０
０Ω／口以上であるのに対し、アルミニウムのシート抵
抗は数μΩ／口程７である。
以上説明した第１図に示す構造の形成は、第４八図ない
し第４Ｄ図の工程によっても形成することができる。こ
の形成工程において、まず半導体基板５１上に酸化絶縁
膜５２を堆積させた後（第４Ａ図）、その上に多結晶シ
リコン層５５ａを形成する（第４Ｂ図）工程までは、上
記第３Ａ図および第３Ｂ図に示す工程と同様である。こ
の形成工程では、多結晶シリコン層５５ａを単結晶化あ
るいは大粒径化するための熱処理工程の前に、コンタク
ト孔５４を形成しく第４Ｃ図）、その後に８００℃〜１
２００℃の温度で数十分〜数時間の熱処理を施す。この
熱処理により、第３Ｄ図に示す構造と同様に、単結晶体
あるいは粒径が約１０μｍ以上の多結晶体を有する結晶
体シリコン層５５が形成される（第４Ｄ図）。その後の
アルミニウム配線層５３の形成工程は、第３Ｅ図および
第３Ｆ図に示された工程と同様である。
し第４Ｄ図の工程によっても形成することができる。こ
の形成工程において、まず半導体基板５１上に酸化絶縁
膜５２を堆積させた後（第４Ａ図）、その上に多結晶シ
リコン層５５ａを形成する（第４Ｂ図）工程までは、上
記第３Ａ図および第３Ｂ図に示す工程と同様である。こ
の形成工程では、多結晶シリコン層５５ａを単結晶化あ
るいは大粒径化するための熱処理工程の前に、コンタク
ト孔５４を形成しく第４Ｃ図）、その後に８００℃〜１
２００℃の温度で数十分〜数時間の熱処理を施す。この
熱処理により、第３Ｄ図に示す構造と同様に、単結晶体
あるいは粒径が約１０μｍ以上の多結晶体を有する結晶
体シリコン層５５が形成される（第４Ｄ図）。その後の
アルミニウム配線層５３の形成工程は、第３Ｅ図および
第３Ｆ図に示された工程と同様である。
次に、本発明を実際の半導体素子に適用した例を第５図
および第６図を参照して説明する。
および第６図を参照して説明する。
第５図は、第８図に示したものと同様の型バイポーラト
ランジスタに本発明を適用した構造の一例を示している
。なお、第８図に示す構造と同一の要素については、同
一の番号を付してその詳細な説明を省略する。第５図に
示す構造において第８図と異なるのは、酸化絶縁膜４の
上表面とアルミニウム配線層５，６の間には、それぞれ
結晶体シリコン層６２．６３が介在している。結晶体シ
リコン層６２．６３は、上記実施例で示した結晶体シリ
コン層５５と同様の工程で形成され、単結晶体あるいは
粒径が約１０μｍ以上の多結晶体からなっている。した
がって、アルミニウム配線層５．６の下地である結晶体
シリコン層６２．６３の結晶性の影響を受け、単結晶体
あるいは粒径が約１０μｍ以上の多結晶体となって、や
はり耐エレクトロマイグレーション特性が向上する。バ
イポーラトランジスタは、電流制御によってトランジス
タの動作を行なわせるため、エレクトロマイグレーショ
ンによるアルミニウム原子の移動が特に顕著な問題とし
て生じる。したがって本発明が極めて効果的に適用され
るといえる。
ランジスタに本発明を適用した構造の一例を示している
。なお、第８図に示す構造と同一の要素については、同
一の番号を付してその詳細な説明を省略する。第５図に
示す構造において第８図と異なるのは、酸化絶縁膜４の
上表面とアルミニウム配線層５，６の間には、それぞれ
結晶体シリコン層６２．６３が介在している。結晶体シ
リコン層６２．６３は、上記実施例で示した結晶体シリ
コン層５５と同様の工程で形成され、単結晶体あるいは
粒径が約１０μｍ以上の多結晶体からなっている。した
がって、アルミニウム配線層５．６の下地である結晶体
シリコン層６２．６３の結晶性の影響を受け、単結晶体
あるいは粒径が約１０μｍ以上の多結晶体となって、や
はり耐エレクトロマイグレーション特性が向上する。バ
イポーラトランジスタは、電流制御によってトランジス
タの動作を行なわせるため、エレクトロマイグレーショ
ンによるアルミニウム原子の移動が特に顕著な問題とし
て生じる。したがって本発明が極めて効果的に適用され
るといえる。
第６図は、第９図に示したものとほぼ同様のＭＯ８型電
界効果トランジスタに本発明を適用した構造の一例を示
している。この構造についても第９図と共通の構成要素
については同一番号を付して説明を省略する。第６図に
示す構造が第９図と異なるのは、酸化絶縁膜１５の上表
面と酸化絶縁膜１５の間に結晶体シリコン層６４．６５
を介在させた点である。この結晶体シリコン層６４，６
５も、上記実施例の結晶体シリコン層５５と同様の形成
工程を経て形成され、アルミニウム配線層１７の結晶化
に影響を与えて、やはり耐エレクトロマイグレーション
特性が向上する。
界効果トランジスタに本発明を適用した構造の一例を示
している。この構造についても第９図と共通の構成要素
については同一番号を付して説明を省略する。第６図に
示す構造が第９図と異なるのは、酸化絶縁膜１５の上表
面と酸化絶縁膜１５の間に結晶体シリコン層６４．６５
を介在させた点である。この結晶体シリコン層６４，６
５も、上記実施例の結晶体シリコン層５５と同様の形成
工程を経て形成され、アルミニウム配線層１７の結晶化
に影響を与えて、やはり耐エレクトロマイグレーション
特性が向上する。
第７図は、−船釣な多層アルミニウム配線構造に本発明
を適用した構造の一例を示している。この適用例では、
半導体基板７１表面上に、絶縁膜７２を介在させて、さ
らに結晶体シリコン層７３を下地として、第１のアルミ
ニウム配線層７４が形成されている。第７図には現われ
ていないが、アルミニウム配線層７３と半導体基板７１
とは、酸化絶縁膜７２の所定の位置に設けられたコンタ
クト孔において電気的に接続されており、そのコンタク
ト孔の近傍に本発明が適用されている。さらに、第１の
アルミニウム配線層７４上には、酸化絶縁膜７５を介在
させて、コンタクト孔７６において、アルミニウム配線
層７４と電気的に接続された第２のアルミニウム配線層
７７が形成されている。また、酸化絶縁膜７５の上面と
第２のアルミニウム配線層７７の下面との間には、上記
実施例の結晶体シリコン層５５と同様の工程で形成され
た結晶体シリコン層７８が下地として介在しており、そ
の結晶性の影響によって、第２のアルミニウム配線層７
７が単結晶体あるいは粒径が約１０μｍ以上の多結晶体
となり、やはり耐エレクトロマイグレーション特性が向
上する。
を適用した構造の一例を示している。この適用例では、
半導体基板７１表面上に、絶縁膜７２を介在させて、さ
らに結晶体シリコン層７３を下地として、第１のアルミ
ニウム配線層７４が形成されている。第７図には現われ
ていないが、アルミニウム配線層７３と半導体基板７１
とは、酸化絶縁膜７２の所定の位置に設けられたコンタ
クト孔において電気的に接続されており、そのコンタク
ト孔の近傍に本発明が適用されている。さらに、第１の
アルミニウム配線層７４上には、酸化絶縁膜７５を介在
させて、コンタクト孔７６において、アルミニウム配線
層７４と電気的に接続された第２のアルミニウム配線層
７７が形成されている。また、酸化絶縁膜７５の上面と
第２のアルミニウム配線層７７の下面との間には、上記
実施例の結晶体シリコン層５５と同様の工程で形成され
た結晶体シリコン層７８が下地として介在しており、そ
の結晶性の影響によって、第２のアルミニウム配線層７
７が単結晶体あるいは粒径が約１０μｍ以上の多結晶体
となり、やはり耐エレクトロマイグレーション特性が向
上する。
なお、以上のべた各実施例においては、導電性金属配線
層としてアルミニウム配線層を用いた場合について述べ
たが、アルミニウムの代わりに、金や銅などの、結晶性
をもたせることのできる導電性金属によって導電性配線
層を形成する場合にも適用することができる。
層としてアルミニウム配線層を用いた場合について述べ
たが、アルミニウムの代わりに、金や銅などの、結晶性
をもたせることのできる導電性金属によって導電性配線
層を形成する場合にも適用することができる。
［発明の効果］
以上述べたように本発明によれば、導電層と導電性配線
層とが、その間に介在する酸化絶縁膜に設けられたコン
タクト孔において電気的に接合された構造において、酸
化絶縁膜の上表面と導電性金属配線層との間に、単結晶
体あるいは粒径が約１０μｍ以上の多結晶体をなす結晶
体シリコン層を介在させることにより、その結晶体シリ
コン層の結晶性の影響を受けて、導電性金属配線層も単
結晶化あるいは大粒径化し、コンタクト孔の内部を含め
て、耐エレクトロマイグレーションが向上する。しかも
、導電性金属配線層と導電層との間には、結晶体シリコ
ン層が介在せず、直接接合しているため、そのコンタク
ト抵抗を極めて低く保つことができる。
層とが、その間に介在する酸化絶縁膜に設けられたコン
タクト孔において電気的に接合された構造において、酸
化絶縁膜の上表面と導電性金属配線層との間に、単結晶
体あるいは粒径が約１０μｍ以上の多結晶体をなす結晶
体シリコン層を介在させることにより、その結晶体シリ
コン層の結晶性の影響を受けて、導電性金属配線層も単
結晶化あるいは大粒径化し、コンタクト孔の内部を含め
て、耐エレクトロマイグレーションが向上する。しかも
、導電性金属配線層と導電層との間には、結晶体シリコ
ン層が介在せず、直接接合しているため、そのコンタク
ト抵抗を極めて低く保つことができる。
第１図は、本発明の第１の実施例のコンタクト孔近傍の
構造を示す断面図である。 第２図は、本発明の第２の実施例のコンタクト孔近傍の
構造を示す断面図である。 第３Ａ図ないし第３Ｆ図は、第１図に示した第１の実施
例の構造を形成する製造工程の一例を順次示す断面図で
ある。 第４Ａ図ないし第４Ｄ図は、第１の実施例の構造を形成
するための他の製造工程の例を順次示す断面図である。 第５図は、本発明をバイポーラトランジスタに適用した
構造を示す断面図である。 第６図は、本発明をＭＯＳ型電界効果トランジスタに適
用した構造を示した断面図である。 第７図は、本発明をアルミニウム配線層による多層配線
に適用した構造を示す断面図である。 第８図は、従来の典型的なバイポーラトランジスタの構
造を示す断面図である。 第９図は、従来のＭＯＳ型電界効果トランジスタの構造
を示す断面図である。 第１０Ａ図ないし第１０Ｄ図は、半導体基板上に絶縁膜
を介在させてアルミニウム配線層を形成する場合の形成
する工程を、半導体基板とアルミニウム配線層のコンタ
クト部近傍について順次示す断面図である。 第１１図は、半導体基板上に酸化絶縁膜を介在させてア
ルミニウム配線層を形成する場合に、アルミニウム配線
の下地として単結晶シリコン層を有する従来の構造を示
す断面図である。 第１２図は、ソース／ドレイン領域と電気的に接続され
るアルミニウム配線層の下地として単結晶シリコン層を
有する、従来のＭＯＳ型電界効果トランジスタの構造を
示す断面図である。 図において、１，１１，５１．７１は半導体基板、２は
ｐウェル、３は高濃度ｎ型領域、４，１５．５２，５８
．７２．７５は酸化絶縁膜、５゜６．１７，５３，６０
．７４．７７はアルミニウム配線層（導電性金属配線層
）、１６． ５４． ５９はコンタクト孔、５５，６１
，６２，６３，６４．７３．７８は結晶体シリコン層で
ある。 なお図中、同一番号を付した部分は、同一または相当の
要素を示す。
構造を示す断面図である。 第２図は、本発明の第２の実施例のコンタクト孔近傍の
構造を示す断面図である。 第３Ａ図ないし第３Ｆ図は、第１図に示した第１の実施
例の構造を形成する製造工程の一例を順次示す断面図で
ある。 第４Ａ図ないし第４Ｄ図は、第１の実施例の構造を形成
するための他の製造工程の例を順次示す断面図である。 第５図は、本発明をバイポーラトランジスタに適用した
構造を示す断面図である。 第６図は、本発明をＭＯＳ型電界効果トランジスタに適
用した構造を示した断面図である。 第７図は、本発明をアルミニウム配線層による多層配線
に適用した構造を示す断面図である。 第８図は、従来の典型的なバイポーラトランジスタの構
造を示す断面図である。 第９図は、従来のＭＯＳ型電界効果トランジスタの構造
を示す断面図である。 第１０Ａ図ないし第１０Ｄ図は、半導体基板上に絶縁膜
を介在させてアルミニウム配線層を形成する場合の形成
する工程を、半導体基板とアルミニウム配線層のコンタ
クト部近傍について順次示す断面図である。 第１１図は、半導体基板上に酸化絶縁膜を介在させてア
ルミニウム配線層を形成する場合に、アルミニウム配線
の下地として単結晶シリコン層を有する従来の構造を示
す断面図である。 第１２図は、ソース／ドレイン領域と電気的に接続され
るアルミニウム配線層の下地として単結晶シリコン層を
有する、従来のＭＯＳ型電界効果トランジスタの構造を
示す断面図である。 図において、１，１１，５１．７１は半導体基板、２は
ｐウェル、３は高濃度ｎ型領域、４，１５．５２，５８
．７２．７５は酸化絶縁膜、５゜６．１７，５３，６０
．７４．７７はアルミニウム配線層（導電性金属配線層
）、１６． ５４． ５９はコンタクト孔、５５，６１
，６２，６３，６４．７３．７８は結晶体シリコン層で
ある。 なお図中、同一番号を付した部分は、同一または相当の
要素を示す。
Claims (2)
- （１）導電層と、 この導電層表面に形成された絶縁膜と、 この絶縁膜上に形成され、かつこの絶縁膜の所定位置に
形成されたコンタクト孔において、前記導電層と電気的
に接続される導電性金属配線層とを備えた半導体装置で
あって、 前記導電性金属配線層と前記導電層の表面とは直接接合
されており、前記導電性金属配線層と前記絶縁膜との間
には、単結晶体からなる、あるいは粒径が少なくとも約
１０μｍ以上に大粒径化した多結晶体からなる結晶体シ
リコン層を介在させたこと を特徴とする半導体装置。 - （２）導電層表面上に絶縁膜を堆積させる工程と、 この絶縁膜表面上に多結晶シリコンあるいは非晶質シリ
コンからなるシリコン層を形成する工程と、 前記シリコン層および前記絶縁層の所定位置に前記導電
層表面が露出するようにコンタクト孔を形成する工程と
、 前記コンタクト孔の内部表面を含み、前記シリコン層表
面上に導電性金属配線層を形成する工程と、 前記導電性金属配線層および前記シリコン層を必要に応
じてパターニングする工程と、 を備えた半導体装置の製造方法であって、 前記シリコン層を形成する工程の後、前記導電性金属配
線層を形成する工程の前の所定の時点において、前記シ
リコン層を、単結晶化あるいは少なくとも約１０μｍ以
上の粒径を有するように多結晶化させるための熱処理工
程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167282A JPH0456325A (ja) | 1990-06-26 | 1990-06-26 | 半導体装置およびその製造方法 |
| KR1019910006314A KR950000866B1 (ko) | 1990-06-26 | 1991-04-19 | 반도체장치 및 그의 제조방법 |
| DE4119920A DE4119920C2 (de) | 1990-06-26 | 1991-06-17 | Halbleitereinrichtung und Verfahren zu deren Herstellung |
| US07/936,060 US5373192A (en) | 1990-06-26 | 1992-08-28 | Electromigration resistance metal interconnect |
| US08/292,542 US5466638A (en) | 1990-06-26 | 1994-08-16 | Method of manufacturing a metal interconnect with high resistance to electromigration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167282A JPH0456325A (ja) | 1990-06-26 | 1990-06-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456325A true JPH0456325A (ja) | 1992-02-24 |
Family
ID=15846863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167282A Pending JPH0456325A (ja) | 1990-06-26 | 1990-06-26 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5373192A (ja) |
| JP (1) | JPH0456325A (ja) |
| KR (1) | KR950000866B1 (ja) |
| DE (1) | DE4119920C2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5661081A (en) * | 1994-09-30 | 1997-08-26 | United Microelectronics Corporation | Method of bonding an aluminum wire to an intergrated circuit bond pad |
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| JP3015752B2 (ja) * | 1996-02-29 | 2000-03-06 | 三洋電機株式会社 | 半導体装置の製造方法 |
| KR100383498B1 (ko) | 1996-08-30 | 2003-08-19 | 산요 덴키 가부시키가이샤 | 반도체 장치 제조방법 |
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| EP2599110A4 (en) | 2009-07-28 | 2014-04-23 | Gigasi Solar Inc | SYSTEMS, METHODS AND MATERIALS, INCLUDING CRYSTALLIZATION OF LASER-REINFORCED LASER-REINFORCED SUBSTRATES, AND PRODUCTS OBTAINED THEREFROM |
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|---|---|---|---|---|
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| US4639277A (en) * | 1984-07-02 | 1987-01-27 | Eastman Kodak Company | Semiconductor material on a substrate, said substrate comprising, in order, a layer of organic polymer, a layer of metal or metal alloy and a layer of dielectric material |
| CA1239706A (en) * | 1984-11-26 | 1988-07-26 | Hisao Hayashi | Method of forming a thin semiconductor film |
| US4922320A (en) * | 1985-03-11 | 1990-05-01 | Texas Instruments Incorporated | Integrated circuit metallization with reduced electromigration |
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-
1990
- 1990-06-26 JP JP2167282A patent/JPH0456325A/ja active Pending
-
1991
- 1991-04-19 KR KR1019910006314A patent/KR950000866B1/ko not_active IP Right Cessation
- 1991-06-17 DE DE4119920A patent/DE4119920C2/de not_active Expired - Fee Related
-
1992
- 1992-08-28 US US07/936,060 patent/US5373192A/en not_active Expired - Fee Related
-
1994
- 1994-08-16 US US08/292,542 patent/US5466638A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5373192A (en) | 1994-12-13 |
| DE4119920A1 (de) | 1992-01-09 |
| KR950000866B1 (ko) | 1995-02-02 |
| DE4119920C2 (de) | 1996-04-25 |
| KR920001685A (ko) | 1992-01-30 |
| US5466638A (en) | 1995-11-14 |
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