JPH0510827B2 - - Google Patents

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JPH0510827B2
JPH0510827B2 JP58240777A JP24077783A JPH0510827B2 JP H0510827 B2 JPH0510827 B2 JP H0510827B2 JP 58240777 A JP58240777 A JP 58240777A JP 24077783 A JP24077783 A JP 24077783A JP H0510827 B2 JPH0510827 B2 JP H0510827B2
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silicon oxide
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Meerotora Deiipatsuku
Jei Shoo Jerarudo
In Goo Joku
Kanto Rajani
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Raytheon Co
Original Assignee
Raytheon Co
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Publication of JPH0510827B2 publication Critical patent/JPH0510827B2/ja
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    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material

Description

【発明の詳細な説明】 （技術分野） 本発明は半導体製造方法に関し、特にICを製
造する際に適用して好適なものである。
（背景技術） 従来一段と小型、高速度で全体として適応性の
大きいICを得るために、マイクロ電子デバイス
について２つの傾向が表われている。第１の傾向
は変更ができるようにアレーを内部接続する技術
で、この場合例えば複数のゲートが可溶性のリン
クを通じて電気的に内部接続し、またアレーは可
溶性リンクのうちの選択されたものの回路を開く
ことによつて買手が手を加えることによつて所望
の構造にするようになされている。第２の技術は
しばしば「マスタスライスを用途に応じて組立て
る」と称されているものである。この第２の技術
においては、接続されていない論理ゲートアレー
がまず製造され、次にアレーのゲートが最終的な
金属化工程において選択的に内部接続される。こ
の組立処理は変更型ゲートアレーのパーソナリゼ
イシヨンと呼ばれている。
また従来変更型ゲートアレーを製造する際に必
要とされるマスクステツプ数を低減させて製造ス
テツプを省略することによつてコストの節約を図
つており、また電気的デバイスの生産量が増加し
ても、当該新たなステツプによつて生産量が増え
た分のマイナス効果を誘導しないので上述の結果
を増進させる。さらにゲートのスイツチング時間
が短縮されるので、かかる速いスイツチングゲー
トと組合される浅い接合内に接触金属化の際の侵
透を相対的に減少させる必要が生じる。旧来、こ
れらの接合への金属化接触の際の侵透は比較的低
い密度のアレーを許容できるような比較的ゆるや
かな設計条件であつたので厳しい問題ではあり得
なかつた。しかし近年になつて、浅いコンタクト
を有するマイクロ電子デバイスに対する要求は、
デバイスの半導体材料（通常はシリコン）に対し
ても良好な制御をしながら反応させることが必要
不可欠である。デバイスの信頼性及び最終的な破
極的欠陥は、シリコン上に金属化接触を形成する
という方法によつて大きな範囲にわたつて有効に
制御される。バイポーラ構造の場合エミツタ及び
ベース領域は金属化接触及びシリコン間の反応に
もつとも大きく影響される。金属化接触およびシ
リコンの反応はシヨツトキ接触が形成される時に
特に重大である。
バイポーラ半導体デバイスを製造する場合に考
えられる１つの技術は、第１に半導体基板上に形
成されたシリコンエピタキシヤル層内にベース拡
散を形成させることである。次に酸化ケイ素層が
エピタキシヤル層の表面に形成される。マスク処
理が用いられてベース拡散領域の部分を覆うよう
に付着された酸化ケイ素（酸化シリコン）の部分
を通して窓を形成し、当該ベース拡散領域の部分
にエミツタ領域が形成される。適宜なドーパント
が窓を通じてベース拡散領域に拡散されてエミツ
タ領域を形成する。シヨツトキ接触金属化がなさ
れるべきエピタキシヤル層の領域を覆う酸化ケイ
素層に第２の窓が形成される。酸化ケイ素第２層
が予め形成された酸化ケイ素層及び窓によつて露
出されたエピタキシヤル層の領域上に付着され
る。次にチツ化ケイ素層が第２の酸化ケイ素層上
に付着される。次に第３の酸化ケイ素層がチツ化
ケイ素層上に付着される。次に第３の酸化ケイ素
層を通じて窓を形成し、酸化ケイ素層及び第１及
び第２の酸化ケイ素層が大きいホトレジストマス
クを用いてシヨツトキ接触が形成されるべき領域
を露出させる。例えば白金のような金属が構造体
の表面上及びこの後に形成された窓を通じてエピ
タキシヤル層の露出された部分に付着される。次
に構造体は加熱されて化学的に除去された白金の
残る部分と共にケイ化白金シヨツトキ接触を形成
する。次にエミツタ接触領域上の窓を有する第２
の大きなマスクが用いられて第３の酸化ケイ素
層、チツ化ケイ素層及び第１及び第２の酸化ケイ
素層を除去してエミツタ接触領域を露出させる。
ここで注意すべきはケイ化白金シヨツトキ接触を
形成する前の処理と共に、酸化ケイ素層がケイ化
白金シヨツトキ接触が形成されるべきシリコンエ
ピタキシヤル層の部分上に付着されることであ
る。シリコンの熱膨張係数は酸化ケイ素とは異な
るので、ケイ化白金シヨツトキ接触が形成される
べきケイ素領域内の結晶の移動が生じてこれが、
続いて付着される白金がシリコン内の欠陥線を成
長させてケイ素の領域中にケイ化白金接触を形成
させた後にシヨツトキ接触のブレークダウン電圧
を低下させるような大きな反転バイアスフイール
ドが生じ、この効果はランダムで予め断定できな
いのでデバイスの動作上の信頼性が悪化すること
になる。また注意すべきは、この処理はエミツタ
接触領域を露出させる際にチツ化ケイ素層の選択
された部分を除去するために用いられるエツチヤ
ント（エツチング剤）が予め形成されたケイ化白
金シヨツトキに接触することである。用いられた
エツチヤントは高温なリン酸でありまたかかるエ
ツチヤントを用いることによつて予め形成された
ケイ化白金を溶かす付随的な影響を持つ。
（発明の概要） 本発明によれば、シリコン層の表面に付着され
た第１の酸化ケイ素層に第１の窓が形成されてシ
リコン層の第１の部分を露出されるような半導体
製造方法が用いられる。ドープされた領域はこの
第１の窓によつて露出されたシリコン層の第１の
部分に形成される。第２酸化ケイ素層は第１の予
め形成された酸化ケイ素層の表面及び第１の窓に
よつて露出されたシリコン層の第１の部分上に付
着される。第２の窓が第１及び第２の酸化ケイ素
層を通じて形成されてシリコン層の表面の第２の
異る部分を露出させる。チツ化ケイ素層が第２の
酸化ケイ素層上に第２番目に形成された窓によつ
て露出されたシリコン層の部分上に第２番目に形
成された窓を通じて付着される。次に構造体の表
面がマスクに形成された窓がシリコン層の第１及
び第２番目に予め露出された部分を覆うようにマ
スクされる。エツチヤントがマスクに形成された
窓によつて露出されたチツ化ケイ素層の部分と接
触するように持ち来たされてこの窓によつて露出
されたチツ化ケイ素層の部分を選択的に除去し、
これによりシリコン層の第１番目に露出された部
分及びシリコン層の第２番目に露出された部分上
に付着された第２酸化ケイ素層の部分を露出す
る。シヨツトキ接触金属は構造体の表面上にシリ
コン層の第２番目は露出された部分上に付着され
てシヨツトキ接触領域を形成する。シリコン層の
第１番目に露出された部分上に付着された第２酸
化ケイ素層の部分は次に化学的エツチヤントによ
つて選択的に除去されて予め形成されたドープ領
域の部分を露出させる。
かかる工程によつて、上述の従来のプロセスと
組合されて用いられていた厳密なマスクステツプ
が不必要となされ、シヨツトキ接触領域が形成さ
れるべきシリコン層の部分が、付着されたチツ化
ケイ素層によつて保護され、このチツ化ケイ素層
が下層に横たわるシリコンに対して酸化ケイ素よ
り一段と密接に整合し得る熱膨張係数を有し、こ
れによりそれ以前のプロセスにおいて組合された
シヨツトキ半導体接合領域に位置ずれを生じさせ
るようなストレスを低減させ、チツ化ケイ素層を
除去しこれによりシヨツトキ接触領域を露出させ
るために用いられるエツチヤントが付着された酸
化ケイ素層が当該拡散領域を覆うことによつて拡
散領域を化学的に侵すことを無くさせる。
（実施例の説明） 上述の本発明の特徴及び本発明それ自身は以下
図面と共に詳細に説明するところから充分に理解
されるであろう。
第１Ａ図において、基板１０が示され、基板１
０はＰ形シリコンでなり、＜100＞結晶面に表面を
有し、且つ10〜40〔Ω−cm〕の抵抗率を有する。
酸化ケイ素層（二酸化シリコン層）１２が基板１
０の表面上に熱成長される。この層１２は通常の
方法によつてホトレジスト層（図示せず）によつ
てマスクされた酸化ケイ素層１２の選択された部
分にアパーチヤ１４を形成してサブコレクタ領域
を形成すべきウエフア１０の表面部分を露出させ
る。特にホトレジスト層が除去された後適当なＮ
形ドーパントが窓１４を通じてウエフア１０の上
部に拡散されて図示のようにN+サブコレクタ領
域１６を形成させる。サブコレクタ領域１６を形
成した後に、酸化ケイ素層１２が化学的エツチヤ
ントによつて除去される。
酸化ケイ素層１２が除去された後Ｎ形導電形式
をもつシリコンのエピタキシヤル層２０（第１Ｂ
図）が通常の方法でウエフア１０の表面上に成長
され、ここで注意すべきはサブコレクタ領域１６
の部分が第１Ｂ図に示すように良く知られた方法
でエピタシヤル層２０の下方部分に拡散すること
である。ここでエピタキシヤル層の厚さは2.7〜
3.3〔μｍ〕程度でありまた0.25〜0.35〔Ω−cm〕の
抵抗率を有する。エピタキシヤル層２０を形成し
た後、酸化ケイ素層２２が第１Ｂ図に示すように
エピタキシヤル層２０の表面上に成長される。ホ
トレジスト層２１が酸化ケイ素層２２上にパター
ン化されて形成され、適当に処理されることによ
り一対の窓２４が第１Ｂ図に示すように酸化ケイ
素層２２の選択された領域を通じて形成される。
次にホトレジスト層２１が除去され、アイソレー
シヨン領域２６が窓２４を通じてエピタキシヤル
層２０の露出された部分に適当なＰ形ドーパント
を拡散することによつてエピタキシヤル層２０内
に形成され、これによりエピタキシヤル層２６の
上表面からエピタキシヤル層２０を通じてＰ形導
電形式を有する基板１０に延長するようなP+導
電形式のアイソレーシヨン領域２６を形成する。
次にホトレジスト層２３が基板表面上に形成さ
れ、パターン化されて酸化ケイ素層２２の部分を
露出させる窓２５を提供する。次に適当な酸化ケ
イ素エツチヤントが酸化ケイ素層２２の露出され
た部分と接触するように持ち来たされて第１Ｃ図
に示すように酸化ケイ素層２２を通じる窓３０を
形成する。
ホトレジスト層２３を除去した後に、適当なＰ
形導電形式のドーパントが窓３０によつて露出さ
れたシリコンエピタキシヤル層２０の部分に拡散
されて第１Ｃ図に示すようにプリデイポジシヨ
ン・ベース領域３２を形成する。領域３２を形成
した後に、酸化ケイ素層２２が通常の方法によつ
て化学的に除去される。次に構造体は加熱されて
領域３２内のドーパントをさらにエピタキシヤル
層２０内に駆動して第１Ｄ図に示すように400
〔Ω／□〕の抵抗率を有するベース領域３２′を作
る。この加熱処理において、酸化ケイ素層４０
（第１Ｄ図）が図示のようにエピタキシヤル層２
０の表面上に形成される。次にホトレジスト層５
５が酸化ケイ素層４０上に形成され、一対の窓５
７によつて適当にパターン化され、これにより窓
あけされたホトレジスト層５５と接触するように
通常の酸化ケイ素エツチヤントが持ち来たされた
時、これが酸化ケイ素層４０に一対の窓４２，４
４を形成してシリコンエピタキシヤル層２０の表
面の部分を露出する。ホトレジスト層５５が除去
された後適当なＮ形ドーパントが窓４２，４４を
通じてエピタキシヤル層２０の露出された部分に
拡散されてN+形領域４６及び４８を形成し、領
域４６が後述するようにコレクタ接触領域を提供
し、また領域４８がバイポーラシヨツトキクラン
プ形トランジスタのベース領域３２′内にエミツ
タ領域を形成する。
次に第１Ｅ図について、500〔Å〕の厚さの酸化
ケイ素層５０が酸化ケイ素層４０上に付着（被
着）され、シリコンエピタキシヤル層２０の露出
された部分（図示のようにコレクタ接触領域４６
及びエミツタ領域４８を覆つている）が通常の低
圧化学蒸着処理を用いる。第１Ｆ図に示すよう
に、ホトレジスト層５２が層５０上に付着され、
その中に通常の写真化学エツチング技術を用いて
窓５４が形成される。次に適当な酸化ケイ素エツ
チヤントが窓５４によつて露出された酸化ケイ素
層４０，５０の部分に接触するように持ち来たさ
れてシリコンエピタキシヤル層２０の表面の部分
を露出させる。ここで注意すべきはＰ形導電形式
のベース領域３２′及びＮ形導電形式のエピタキ
シヤル層２０間の接合は第１Ｆ図に示すように酸
化ケイ素層４０，５０の除去された部分によつて
露出されたエピタキシヤル層２０の表面部分５９
にまで延長していることである。
第１Ｆ図に示すホトレジスト層５２は次に通常
の方法で除去される。次にチツ化（窒化）ケイ素
層５６（第１Ｇ図）は酸化ケイ素層５０の表面及
び酸化ケイ素層４０，５０が除去されることによ
つて露出されたエピタキシヤル層２０の表面部分
５６上に形成される。ここで低圧化学的蒸着処理
が用いられてチツ化ケイ素層５６を形成し、ここ
で層５６が1500〔Å〕の厚さで形成される。次に
酸化ケイ素層５８がチツ化ケイ素層５６上に形成
され、ここで低圧化学的蒸着処理を用いて酸化ケ
イ素層５８によつて700〔Å〕の厚さに形成され
る。
次に第１Ｈ図について、ホトレジスト層６０が
酸化ケイ素層５８の表面上に付着される。次にホ
トレジスト層６０がパターン化されて図示のよう
にその中に窓６２，６４，６６を形成する。次に
適当な酸化ケイ素エチヤントが酸化ケイ素層５８
の露出された部分に接触するように持ち来たされ
て酸化ケイ素層５８の露出された部分を除去す
る。次にホトレジスト層６０が除去される。次に
エツチングされた酸化ケイ素層５８がエツチレジ
スタントマスクとして用いられ、適当なチツ化ケ
イ素エツチヤント（この場合加熱されたリン酸）
が第１図に示すように酸化ケイ素層５８の除去
された部分によつて露出されたチツ化ケイ素層５
６の部分に接触するように持ち来たされる。ここ
で注意すべきは高温リン酸エツチング処理は酸化
ケイ素層５０によつて妨げられ、これによりコレ
クタ接触及びエミツタ領域４６及び４８上に付着
された酸化ケイ素層のエツチングを妨げるように
なされていることである。しかしながら注意すべ
きは、高温リン酸はエピタキシヤル層２０の部分
５９上に付着されたチツ化ケイ素層５６の部分を
除去し、かくして第１図に示すようにエピタキ
シヤル層２０の部分５９を露出させることであ
る。金属層（この場合白金（図示せず））は構造
体の表面従つて酸化ケイ素層５０，５８、さらに
シリコンエピタキシヤル層２０の部分５９上を覆
うように付着されている。次に構造体は加熱さ
れ、これに付着された白金がエピタキシヤル層２
０の表面部分５９のシリコンと反応してケイ化白
金のシヨツトキ接触層７０を形成する。ここで注
意すべきは層７０は第１図に示すようにラテラ
ル方向にベース拡散領域３２′及びシリコンエピ
タキシヤル層２０内に延長していることである。
反応しなかつた白金層は次に通常の方法で王水に
よつて除去される。
次に第１Ｊ図について、適当な接触金属層７２
が構造体の表面上に付着される。接触金属層７２
は次に第１Ｊ図に示すようにコレクタ接触電極４
４、エミツタ電極接触７６及びベース電極接触７
８にパターン化される。上述したように、ケイ化
白金領域７０はベース領域３２′及びシリコンエ
ピタキシヤル層２０間のシヨツトキ接触を形成
し、かくして第１Ｋ図に略線的に示すようなシヨ
ツトキクランプ形バイポーラトランジスタを形成
し、このトランジスタはケイ化白金領域７０とベ
ース電極７８及びコレクタ電極７４間にシヨツト
キダイオード８０を形成するベース接触電極７８
を有する。
次に第２Ａ図ないし第２Ｆ図について、第２Ｇ
図に略線的に示す集積型シヨツトキ論理ゲートの
製造方法を示しており、このゲートは論文
「ISL、Ａ Fast and Dense Low−Power
Logic，Made in ａ Standard Schottky
Processes」（Jan Lohstroh著、「IEEE Journal
of Solid State Circuits」第585頁〜第590頁、
1979年６月発行、Vol.SC−14、No.３）に開示さ
れている。第１Ｂ図に示すように埋設されたサブ
コレクタ領域１６及びアイソレーシヨン領域２６
を有するシリコン基板１０上に形成されたエピタ
キシヤル層２０は第１Ａ図及び第１Ｂ図について
上述したと同様に形成されている。しかしながら
この場合はＰ形拡散領域３２′に加えて第２のＰ
形拡散領域３２″が第１Ｃ図及び第１Ｄ図につい
て上述したと同様の方法で同時に作られる。ここ
で注意すべきはＰ形拡散領域３２″は上述の引用
文献において開示されているようにアイソレーシ
ヨン領域２６及びエピタキシヤル層２０の両方に
延長していることである。Ｎ形導電形式のエミツ
タ領域４８は第１Ｂ図について上述したようにベ
ース拡散領域３２′内に拡散されている。かくし
てエミツタ領域４８が形成された後、酸化ケイ素
層５０が第１Ｅ図について上述したと同様に酸化
ケイ素層４０の層上に付着されて第２Ａ図に示す
構造体を得る。
第２Ａ図に示すように構造体を形成した後、ホ
トレジスト層５２′（第２Ｂ図）が酸化ケイ素層
５０の表面上に用意され、その中に形成された一
対の窓５４′，５４″を有して層５０の表面部分を
露出させる。適当な酸化ケイ素エツチヤントが窓
５４′，５４″によつて露出された酸化ケイ素層５
０の部分に接触するように持ち来たされて層５０
の露出された部分及び酸化ケイ素層４０のその後
に露出された部分を化学的にエツチング除去し
て、酸化ケイ素層４０，５０の当該露出された部
分を除去し、これによりエピタキシヤル層２０の
露出された表面部分５０，５９″を除去する。次
にチツ化ケイ素層５６′が低圧処理によつて酸化
ケイ素層５０の表面及びエピタキシヤル層２０の
表面の露出された部分５９′，５９″上に付着され
る。次に酸化ケイ素層５８′が低圧処理によつて
第２Ｃ図に示すようにチツ化ケイ素層５６′上に
化学的に蒸着される。
次に第２Ｄ図について、ホトレジスト層６０が
第２Ｃ図に示すように構造体の表面上に付着さ
れ、このホトレジスト層６０が第２Ｄ図に示すよ
うに窓６１によつて示されるようなパターンにパ
ターン化される。適当な酸化ケイ素エツチヤント
が窓６１によつて露出された酸化ケイ素層５８′
の部分に接触するように持ち来たされて、酸化ケ
イ素層５８′の当該露出された部分を除去する。
次にホツトレジスト層６０が除去され、その後マ
スクとしてパターン化された酸化ケイ素層５８′
を用いて適当なチツ化ケイ素化学的エツチヤント
（この場合高温リン酸）がパターン化された酸化
ケイ素層５８によつて露出されたチツ化ケイ素層
５６′の部分に接触するように持ち来たされて第
２Ｅ図に示すように酸化ケイ素層５６′の当該露
出された部分を除去する。ここで注意すべきはＰ
形拡散領域３２′，３２″及びエミツタ領域４８上
の酸化ケイ素層５０の部分は高温リン酸から当該
領域３２″，４８のシリコン表面を保護すること
である。またしかしながらチツ化ケイ素層５６′
を除去している高温リン酸は第２Ｅ図に示すよう
にシリコンエピタキシヤル層２０の部分５９′，
５９″を露出させる。適当な金属（この場合白金）
の層が構造体を表面上に付着される。ここで注意
すべき白金層（図示せず）の部分はエピタキシヤ
ル層２０の部分５９′，５９″と接触していること
である。構造体が加熱された時シリコンエピタキ
シヤル層２０の部分５９′，５９″と接触している
白金は、第２Ｅ図に示すようにケイ化白金領域７
０′，７０″を形成する。白金の残る部分は適当な
溶液（この場合王水）を用いて除去される。それ
自体公知のようにかかる溶液は白金層を除去する
がケイ化白金領域７０′，７０″を残すことにな
る。
次に第２Ｆ図についてベース、エミツタ及び出
力電極９０，９２，９４Ａ，９４Ｂが通常の方法
を用いて第２Ｇ図に示すISLゲートを提供する。
ここで注意すべきはベース接触電極９０はISLゲ
ートに入力を与え、またエミツタ接触９２は第２
Ｇ図に示すように接地に結合するようになされて
いることである。シヨツトキケイ化白金領域７
０′，７０″は出力電極９４Ａ，９４Ｂと共に一対
のシヨツトキダイオード８０′，８０″を提供し、
そのアノードは図示するように出力電極９４Ａ，
９４Ｂに結合されている。
ここで注意すべきは第１Ｋ図に示し、第１Ａ図
〜第１Ｇ図について上述したバイポーラシヨツト
キトランジスタを製造するための半導体デバイス
の処理をする間、及び第２Ｇ図について示しかつ
第２Ａ図〜第２Ｆ図について上述したISLゲート
を製造する際に、それぞれ第１Ｇ図及び第２Ｃ図
に示すチツ化ケイ素層５６，５６′はシヨツトキ
接触領域が形成される時シリコンエピタキシヤル
層の部分上に付着され、これによりシヨツトキ領
域における熱膨張係数の不整合を低減して金属エ
ピタキシヤル接合に偏位を誘起させるストレイン
の発生を低減させ、またチツ化ケイ素層５６，５
６′の部分を除去する場合に第１Ｈ図〜第１図
及び第２Ｄ図〜第２Ｅ図に示すようにシヨツトキ
接触領域を露出させる際にエミツタ領域４８が酸
化ケイ素層５０の部分によつてチツ化ケイ素化学
的エツチヤントから保護し、これによりパーソナ
リゼイシヨンエツチヤントをシヨツトキ接触金属
化部と接触させないように回避させる。上述にお
いて本発明の好適な実施例を詳述したが、これ等
の精神を用いて組合された他の実施例を適用し得
ることは当業者であれば、明らかであろう。従つ
て本発明は上述の実施例に制限されるものでは無
く、添付した請求の範囲の精神及び特徴によつて
のみ制限されるべきであると確信する。
【図面の簡単な説明】
第１Ａ図〜第１Ｊ図は本発明により製造される
バイポーラ形シヨツトキトタンジスタを製造ステ
ツプについて示す縦断面図、第１Ｋ図は第１Ａ図
〜第１Ｊ図に示すステツプによつて製造されたシ
ヨツトキトランジスタを示す等価回路図、第２Ａ
図〜第２Ｆ図は本発明によつて製造される集積型
シヨツトキ論理（ISL）ゲートを各製造ステツプ
について示す縦断面図、第２Ｇ図は第２Ａ図〜第
２Ｆ図に示すステツプによつて製造された集積型
シヨツトキ論理ゲートを示す等価回路図である。 １０……基板、１６……サブコレクタ領域、２
０……エピタキシヤル層、２６……アイソレーシ
ヨン領域、３２……ベース領域、４６……コレク
タ領域、４８……エシツタ領域、７０……シヨツ
トキ接触層、７２……金属接触層、７４……コレ
クタ接触電極、７６……エミツタ接触電極、７８
……ベース接触電極、１２，２２，４０，５０，
５８……酸化ケイ素層、２４，３０，４２，４
４，５４，５７，６２，６４，６６……窓、２
１，２３，５２，５５，６０……ホトレジスト
層、５６……チツ化ケイ素層。

Claims (1)

  1. 【特許請求の範囲】 １ (a) シリコン半導体層の表面上に設けられた
    第１の二酸化シリコン層の第１の窓を形成して
    前記シリコン層の第１部分を露出させ、 (b) 前記第１の窓によつて露出されたシリコン層
    の第１部分にドープされた領域を形成し、 (c) 前記第１の二酸化シリコン層の表面上と前記
    第１の窓によつて露出されたシリコン層の第１
    部分上に第２の二酸化シリコン層を設け、 (d) 前記第１及び第２の二酸化シリコン層を通る
    第２の窓を形成して前記シリコン層の表面の第
    ２の異なる部分を露出させ、 (e) 前記第２の二酸化シリコン層の上、及び第２
    の窓を通し当該第２の窓によつて露出された前
    記シリコン層の部分上に窒化シリコン層を設
    け、 (f) 前記窒化シリコン層上に、前記シリコン層の
    第１及び第２露出部分の上に配置される窓を有
    するマスクを形成し、 (g) 前記マスクに形成された窓によつて露出され
    た前記窒化シリコン層の部分にエツチヤントを
    接触させ、その窓によつて露出された窒化シリ
    コン層の部分を選択的に除去して、シリコン層
    の第１露出部分上に設けられた第２の二酸化シ
    リコン層部分を露出させるとともに、シリコン
    層の第２露出部分を露出させ、 (h) 前記シリコン層の第２露出部分とのシヨツト
    キ接触を形成し、 (i) 前記シリコン層の第１部分の上に設けられた
    第２の二酸化シリコン層の部分を選択的に除去
    して、前に形成されたドープされた領域の一部
    を露出させる、 ステツプを有する半導体構造体を形成する方法。 ２ 前記シヨツトキ接触を形成するステツプが、 (a) エツチングされた窒化シリコン層の表面上及
    び前記シリコン層の第２露出部分の上に金属を
    配置し、 (b) 前記構造体を処理してシヨツトキ接触を形成
    する、 ステツプを含む特許請求の範囲第１項記載の方
    法。 ３ 前記ドープされた領域と接触して電極を形成
    するステツプを含む特許請求の範囲第２項記載の
    方法。
JP58240777A 1982-12-20 1983-12-20 半導体デバイスの製造方法 Granted JPS59161060A (ja)

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