JP3015752B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3015752B2 JP3015752B2 JP9012788A JP1278897A JP3015752B2 JP 3015752 B2 JP3015752 B2 JP 3015752B2 JP 9012788 A JP9012788 A JP 9012788A JP 1278897 A JP1278897 A JP 1278897A JP 3015752 B2 JP3015752 B2 JP 3015752B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- semiconductor device
- silicon oxide
- sog film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/564—Details not otherwise provided for, e.g. protection against moisture
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
方法に係り、詳しくは、配線上に平坦化膜を形成する技
術に関する。
を実現するために、配線の微細化、多層化を進めること
が要求されている。配線を多層化するには、各配線間に
層間絶縁膜を設けるが、その層間絶縁膜の表面が平坦で
ないと、層間絶縁膜の上部に形成された配線に段差が生
じて断線などの故障が引き起こされる。
バイスの表面)は可能な限り平坦化されていなければな
らない。このように、デバイスの表面を平坦化する技術
は、平坦化技術と呼ばれ、配線の微細化、多層化に伴っ
てますます重要になっている。平坦化技術において、よ
く用いられる層間絶縁膜としてSOG膜があり、特に層
間絶縁膜材料の流動性を利用した平坦化技術において盛
んな検討がなされている。
溶解した溶液及びその溶液から形成される二酸化シリコ
ンを主成分とする膜の総称である。SOG膜を形成する
には、まず、シリコン化合物を有機溶剤に溶解した溶液
を基板上に滴下して基板を回転させる。すると、その溶
液の被膜は、配線によって形成される基板上の段差に対
して、その凹部には厚く、凸部には薄く、段差を緩和す
るように形成される。その結果、その溶液の被膜の表面
は平坦化される。
すると共に重合反応が進行して、表面が平坦なSOG膜
が形成される。SOG膜には、一般式(1)で表される
ように、シリコン化合物中に有機成分を含まない無機S
OG膜と、一般式(2)で表されるように、シリコン化
合物中に有機成分を含む有機SOG膜とがある。
に、CVD(ChemicalVapor Deposition)法によって形
成されたシリコン酸化膜に比べて脆弱であり、膜厚を
0.5μm以上にすると熱処理時にクラックが発生しや
すいという欠点がある。
ラックの発生が抑制され、膜厚を0.5〜1μm程度に
することができる。従って、有機SOG膜を用いれば、
膜厚の大きな層間絶縁膜を得ることができ、基板上の大
きな段差に対しても十分な平坦化が可能になる。このよ
うに、無機SOG膜や有機SOG膜は、非常に優れた平
坦性を有するが、上述したように無機SOG膜は、水分
及び水酸基を多量に含んでいるために、金属配線などに
悪影響を与え、電気的特性の劣化、腐食などの問題が生
じる恐れがある。
の、有機SOG膜にも水分及び水酸基が含まれているた
め、同様の問題を有する。そこで、通常は、SOG膜を
層間絶縁膜に採用する場合において、水分及び水酸基を
比較的遮断する性質に加えて絶縁性及び機械的強度が高
い性質を持つ、例えばプラズマCVD法によって形成さ
れたシリコン酸化膜などの絶縁膜をSOG膜の上層又は
下層に介在させることが行われている(例えば、特開平
5−226334号公報(H01L21/3205)参
照)。
ラズマCVD法によって形成されたシリコン酸化膜自身
の耐水能力は、SOG膜よりは優れているが、完全では
なく、このシリコン酸化膜を設けたからといって、万全
の耐水効果を得るまでには至っていない。本発明は、半
導体装置の製造方法に関し、平坦性及び絶縁特性に優れ
た層間絶縁膜を得ると共に、半導体装置としての信頼性
を高めることを目的とする。
製造方法は、基板上に形成された導電層の上に第1の絶
縁膜としてのSOG膜を形成する工程と、この第1の絶
縁膜に不純物イオンを注入することにより膜中に含まれ
る水分や水酸基が減少するよう改質する工程とを備え、
前記第1の絶縁膜を形成する工程に先立ち、前記導電層
の上に、前記第1の絶縁膜に注入される不純物が導電層
内に侵入することを実質的に防止するための膜を形成す
る工程を更に備え、前記導電層と前記膜とは同一のマス
クでパターニングされていることをその要旨とする。
項1の発明において、前記侵入防止膜は、シリコン酸化
物、シリコン窒化物、シリコン酸窒化物、チタン、タン
グステン、チタンタングステン合金、チタン窒化物、タ
ングステン窒化物からなるグループより選ばれた少なく
とも1つの材料を含むことをその要旨とする。
項1の発明において、前記第1の絶縁膜を形成する工程
に先立って、デバイス表面に第2の絶縁膜を形成する工
程を行うことをその要旨とする。
項3の発明において、前記第2の絶縁膜は、前記第1の
絶縁膜よりも吸湿性の低い膜からなることをその要旨と
する。
項1の発明において、前記第1の絶縁膜に不純物を導入
する工程の後に、前記第1の絶縁膜の上に第3の絶縁膜
を形成することをその要旨とする。
項1の発明において、前記不純物を導入する工程は、イ
オン注入法などのように、不純物に運動エネルギーを与
えて前記第1の絶縁膜に導入する工程であることをその
要旨とする。
項6の発明において、前記不純物は、アルゴン、ボロ
ン、窒素、リンからなるグループより選ばれた少なくと
も一つの元素を含むことをその要旨とする。すなわち、
SOG膜からなる第1の絶縁膜にイオン注入などの手法
によって、不純物を含有させることにより、膜が改質さ
れて、膜に含まれる水分や水酸基が減少し且つ膜が吸水
しにくくなる。
ることを防止するための膜を設けたことにより、この膜
により不純物が導電層に到達しにくい。尚、配線の上に
絶縁膜を形成し、その上にSOG膜を形成し、SOG膜
及び絶縁膜にイオンを注入することが特開平2−235
358号公報(H01L21/90)に示されている。
しかしながら、この公報にはイオン注入によってSOG
膜に含まれる水分及び水酸基を減少させる旨の具体的な
記載はないばかりか、配線の上に配線上方から配線内に
イオンが侵入することを実質的に防止するための膜を設
けことについて全く記載されていない。
面に従って説明する。図1は本実施形態における半導体
装置の断面図である。図において、1はシリコン基板、
2は素子分離用のLOCOS膜、3はゲート電極、4は
LOCOS膜2やゲート電極3を覆うように形成された
シリコン酸化膜、5はSi酸化膜4の上にパターン形成
された金属配線、6は金属配線4の上面に形成されたス
ペーサ、7はSi酸化膜4、金属配線5及びスペーサ6
を覆うように形成されたシリコン酸化膜、8はシリコン
酸化膜7上に形成された有機SOG膜である。この有機
SOG膜8にはアルゴンイオン(Ar+)9が注入され
ている。
プロセスを示す断面図である。以下、これらの図に基づ
いて説明する。 工程1(図2a参照):(100)p型単結晶シリコン
基板1の表面に、シリコン酸化膜4(膜厚300〜80
0nm)を形成する。このSi酸化膜4により、Si基
板1上のゲート電極などの素子を覆う。また、その形成
にはどのような方法(酸化法、CVD法、PVD法な
ど)を用いてもよい。
タ法を用いて金属配線層10を形成する。この金属配線
層10は、例えば、TiN(膜厚20nm)/Ti(膜
厚30nm)/AlSiCu合金(膜厚550nm)/
TiN(膜厚100nm)/Ti(膜厚50nm)から
なる積層構造である。次に、プラズマCVD法を用い
て、金属配線層10の上にシリコン酸化膜11(膜厚:
200nm)を形成する。尚、このプラズマCVD法で
用いるガスは、モノシランと亜酸化窒素(SiH4+N2
O)、モノシランと酸素(SiH4+O2)、TEOS
(Tetra-ethoxy-silane:Si(OC2H5)4)と酸素
(TEOS+O2)などであり、成膜温度は300〜9
00℃である。このシリコン酸化膜11の膜厚は下地段
差に応じて、段差が大きければ厚く、段差が小さければ
薄く調整される。
ストマスク(図示略)を用いて、シリコン酸化膜11及
び金属配線層10を同時にエッチングすることにより、
金属配線層10は金属配線5として、シリコン酸化膜1
1はスペーサ6として加工する。エッチングは例えば反
応性イオンエッチング法(Reactive Ion Etching:RIE)
を用い、シリコン酸化膜11はフッ素系ガス(CF4、
CHF3など)を含むガスを使用し、金属配線層10は
塩素系ガス(Cl2、BCl3など)を含むガスを使用す
る。
デバイスの表面に、プラズマCVD法を用いて、シリコ
ン酸化膜7(膜厚300nm)を形成する。このシリコ
ン酸化膜7の形成条件は、シリコン酸化膜11と同じで
ある。 工程4(図3d参照):シリコン酸化膜7の上に有機S
OG膜8を形成する。有機SOG膜8の組成は[CH3
Si(OH)3]で、パターンが存在しない場合での総
膜厚は400nmである。
ン化合物のアルコール系溶液(例えば、IPA+アセト
ン)を基板1の上に滴下して基板を回転速度:2300
rpmで20秒間回転させ、この溶液の被膜を基板1の上
に形成する。このとき、そのアルコール系溶液の被膜
は、基板1の上の段差に対して、その凹部には厚く、そ
の凸部には薄く、段差を緩和するように形成される。そ
の結果、アルコール系溶液の被膜の表面は平坦化され
る。
1分間、200℃で1分間、300℃で1分間、22℃
で1分間、300℃で30分間、順次熱処理を施すと、
アルコール系が蒸発すると共に重合反応が進行して、表
面が平坦な膜厚200nmの有機SOG膜が形成され
る。この被膜形成〜熱処理作業をもう1回繰り返すこと
により、膜厚400nmの有機SOG膜8を得る。この
有機SOG膜8は、炭素を1%以上含むシリコン酸化物
である。
いて、アルゴンイオン(Ar+)を有機SOG膜8にド
ープする。このように、有機SOG膜8にイオンを注入
することで、膜中の有機成分を分解させると共に、膜中
に含まれる水分及び水酸基を減少させる。その結果、有
機SOG膜8は、有機成分が含まれず、水分及び水酸基
が僅かしか含まれないSOG膜(以下、改質SOG膜と
いう)8aに変えられる。
して用いられるので、後工程で、このSOG膜に、金属
配線5に通じるビアホールを、ドライエッチングにより
形成する場合がある。イオン注入していないSOG膜を
ドライエッチングした場合、エッチングに晒された面が
非常に水分を吸収しやすくなって、結果的にこの部分に
含まれる水分や水酸基の量が多くなる。これにより、ビ
アホール内で金属配線5と接続される上層金属配線が腐
食したり電気的特性が劣化するなどの問題が発生する危
惧がある。
成後もシリコン酸化膜7でカバーされているため、SO
G膜に含まれる水分や水酸基に対しては一応隔離されて
いる。従って、本実施形態においては、少なくとも金属
配線5の上部に位置する有機SOG膜8の改質がもっと
も重要となる。
上に堆積された有機SOG膜8の膜厚がもっとも厚い個
所が十分に改質できるほどに設定する必要がある。そこ
で、ここでのイオン注入条件としては、例えば、加速エ
ネルギー:140KeV、ドーズ量:1×1015/cm2を
用いている。ところで、説明の便宜上、図2や図3では
金属配線5を完全に平坦な下地面の上に形成している
が、実際の半導体プロセスでは、基板1上に形成された
各素子による凹凸がシリコン酸化膜4にも反映され、金
属配線5は完全な平坦面には形成されず、図1のよう
に、凹凸面を有する下地層間絶縁膜(シリコン酸化膜
4)の上に形成されることになる。仮に、図1におい
て、スペーサ6が存在しないと、図11に示すように、
下地面が凹部のところに形成された金属配線5上の有機
SOG膜8の膜厚(図11A部)と、下地面が凸部のと
ころに形成された金属配線5上の有機SOG膜8の膜厚
(図11B部)とが異なるので、Aの部分の膜質を改善
するための条件でイオン注入を行うと、Bの部分では有
機SOG膜8(改質SOG膜8a)及びシリコン酸化膜
7をつき抜けて、イオンが金属配線5にまで達し、配線
の信頼性が低下する問題がある。
N/Tiの積層構造から成る金属配線に、各種のイオン
を注入したときの平均断線時間を測定したものである。
測定は、電流密度3×106A/cm2、基板温度:25
0℃、配線幅:4μm、配線長:1000μmの条件で
行い、イオン注入していない配線の測定値を1としたと
きの相対値を求めた。
金層にイオンが注入されることにより平均断線時間が短
くなることが分かる。特に、アルゴン(Ar)、フッ素
(F)、フッ化ボロン(BF2)を用いた場合には、そ
の結果が顕著である。尚、一般的に、プラズマCVD法
を用いて形成されたシリコン酸化膜は、そのステップカ
バレージ(被覆段差性)に限界があり、配線間スペース
が狭い場所では、シリコン酸化膜を隙間なく充填するこ
とができず、このスペース部にボイドが発生し、素子の
信頼性に悪影響を及ぼす危惧がある。
て、どのような場合でも金属配線5にイオンが届かない
ようにすることも考えられるが、このシリコン酸化膜7
の膜厚をあまり厚くすると、金属配線5間のスペースが
狭い場合にシリコン酸化膜7の形成後又は有機SOG膜
8の形成後にボイドが形成される恐れがあり、配線ルー
ルの微細化に対応しにくい。
スペーサ6を設けているので、上述のように膜厚の厚い
個所の有機SOG膜8を改質できるほどの条件に設定し
ても、有機SOG膜8上部の膜厚が薄い個所において、
注入イオンが金属配線5のAlSiCu合金層まで達す
ることはない。尚、金属配線5の側方に存在する有機S
OG膜8は、上述したようにシリコン酸化膜7の存在に
より、この場合、特に改質を必要としない(もちろん、
この部分も改質した方が望ましい)。
を用いて、改質SOG膜8aの上にシリコン酸化膜12
(膜厚200nm)を形成する。このシリコン酸化膜1
2の形成条件は、シリコン酸化膜7,11と同じであ
る。 工程7(図4g参照):四フッ化炭素と水素の混合ガス
系をエッチングガスとして用いる異方性エッチングを行
い、金属配線5に通じるビアホール13を形成する。
ばAr)を用いたスパッタエッチングによって、ビアホ
ール13内をクリーニングした後、ブランケットタング
ステンCVD法を用いて、シリコン酸化膜12及びビア
ホール13内にタングステン(W)を形成し、更に、こ
れをシリコン酸化膜12が露出するまでエッチバックす
ることにより、ビアホール13内にタングステンプラグ
14を形成する。
全面に、Al合金膜(Al−Si(1%)−Cu(0.
5%))(膜厚500nm)、Ti膜(膜厚50nm)
及びTiN膜(膜厚20nm)を順次下から形成する。
そして、通常のリソグラフィ技術、ドライエッチング技
術(RIE法等)により、レジスト(図示略)塗布、露
光、エッチング作業を経て、アルミ合金膜、Ti膜及び
TiN膜を所定形状にパターニングして、上層金属配線
15を形成する。こうして、金属配線5と上層金属配線
15とがタングステンプラグ14を介して電気的に接続
される。
用する構造を採用し、図5と同様の条件で実験を行った
結果を示している。図から明らかなように、有機SOG
膜8へのイオン注入工程を用いても、金属配線5の信頼
性には影響がないことが分かる。また、プラズマTEO
S酸化膜7の膜厚も必要最小限でよいので、微小配線間
への充填も問題なく行え、配線間スペースの微細化にも
有効である。
へのイオン侵入防止効果に変化があるかどうかを実験に
より調べた結果を示している。試料として、TiN(膜
厚140nm)/Al(膜厚400nm)/TiN/T
i構造の配線の上に、スペーサ6と同じ材質のプラズマ
TEOS酸化膜(PE−TEOS)を形成したものを準
備し、このPE−TEOSにホウ素イオンを、加速エネ
ルギー:140KeV、ドーズ量:1×1015/cm2の条
件で注入した。
たときの配線の平均故障時間(平均寿命ともいう)(MT
TF:Mean Time To Failure )を測定した。尚、測定は、
電流密度3×106A/cm2、基板温度:250℃の条
件で行った。この図より、PE−TEOSの膜厚が大き
いほどイオンの侵入防止効果が大きくなることが分か
る。言い換えれば、効果の大小はあるが、PE−TEO
S(スペーサ6)が存在することにより、イオンの侵入
防止効果を得ることができる。尚、図において、PE−
TEOSの膜厚が200nm以上になるとMTTFが変
化しなくなっているのは、この膜厚で、イオンの侵入を
完全に阻止しているためである。
膜7、改質SOG膜8a及びシリコン酸化膜12からな
る3層構造の層間絶縁膜を採用しているのは、層間絶縁
膜全体としての絶縁性及び機械的強度を更に高めるため
でもある。また、一般に、プラズマCVD法で形成した
シリコン酸化膜は、それ自体、有機SOG膜に比べて吸
湿性が低く、耐水性にも優れているが、このシリコン酸
化膜にイオンを注入することで、若干吸湿性が高くなる
(それでも有機SOG膜よりは遥かに低い)。シリコン
酸化膜7の吸湿性が若干高くなるぶんには、上層に吸湿
性が少なく、耐水性にも優れた改質SOG膜8aが存在
するので、あまり問題にならないが、シリコン酸化膜1
2の吸湿性が高くなると、上層金属配線14に悪影響を
与えるので、シリコン酸化膜12は、極力吸湿性が低い
方がよい。従って、本実施形態では、有機SOG膜8へ
のイオン注入後にシリコン酸化膜12を形成すること
で、シリコン酸化膜12の吸湿性が高まることを防止し
ている。
まれていないため、ビアホール13を形成するためのエ
ッチングを、四フッ化炭素と水素の混合ガス系の雰囲気
中で行うことができる。そのため、このエッチングにお
いて、エッチングマスクとしてフォトレジストを用いた
場合でも、そのフォトレジストが侵されることはなく、
そのフォトレジストでマスクされている改質SOG膜8
aがエッチングされることもない。従って、微細なビア
ホール13を正確に形成することができる。
まれていないため、改質SOG膜8aのエッチングレー
トは各シリコン酸化膜7,11,12と同じになる上
に、エッチングマスクとして用いたフォトレジストを除
去する際のアッシング処理時に改質SOG膜8aが収縮
することもない。そのため、改質SOG膜8aにクラッ
クが生じることはなく、ビアホール13を形成する際に
リセスが発生することはない。従って、ビアホール13
内にタングステンプラグ14を十分に埋め込むことが可
能になる。
れず、水分及び水酸基が僅かしか含まれない上に、改質
後もクラックが発生しないから、各シリコン酸化膜7,
12のいずれか一方又は双方を省くこともできる。図8
は有機SOG膜8(未処理:unimplanted)及び改質SO
G膜8a(イオン注入処理:Ar+-implanted)のそれぞれ
に窒素雰囲気で30分間の熱処理を施し、TDS法(The
rmal Desorption Spectroscopy)を用いて評価した結果
を示している。尚、イオン注入条件は、加速エネルギ
ー:140KeV、ドーズ量:1×1015atoms/cm2であ
る。
る脱離量を表したものであり、図から明らかなように、
改質SOG膜8aはH2O(m/e=18)に関する脱
離が少ないことが分かる。このことは、有機SOG8に
イオン注入を行って、改質SOG膜8aとすることによ
り、有機SOG膜8に含まれる水分及び水酸基が減少す
ることを示している。
aの吸湿性を調べる目的で、有機SOG膜8(no treatm
ent)、有機SOG膜8を酸素プラズマに晒したもの(O2
Plasma)及び改質SOG膜8a(Ar+)をクリーンルーム内
で大気中に放置し、膜中の水分を評価した結果を示して
いる。膜中の水分量は、FT−IR法(Fourier Transfo
rm Infrared Spectroscopy)を用いて、赤外吸収スペク
トルのO−H基に関する吸収(3500cm-1付近)の面
積強度を指標とした。イオン注入条件は、加速エネルギ
ー:140KeV、ドーズ量:1×1015atoms/cm2であ
る。
水分増加だけでなく、1日後でも水分が増加しているこ
とが分かる。一方、改質SOG膜8aは、イオン注入後
に増加していないだけでなく、クリーンルーム内で大気
に放置しても、有機SOG膜8に比べて水分の増加は小
さい。即ち、改質SOG膜8aは、有機SOG膜8に比
べて吸湿性が低いことが分かる。
膜8の水分の透過性を調べる目的で、プレッシャー・ク
ッカー試験(PCT)(加湿試験のことで、本実施形態
では、条件として、120℃、2気圧の飽和水蒸気雰囲
気で行った)した結果を示している。FT−IR法を用
いて、有機SOG膜8中のO−Hに関する吸収ピーク
(3500cm-1付近)の面積強度を求め、PCT時間と
の関係をプロットした。
試料(Ar+20KeV)を作製し、膜全体を改質したもの
(Ar+140KeV)や改質しなかったもの(有機SOG
膜8:Untreatment)と比較した結果、以下のことが分
かった。 (1)改質していない有機SOG膜8をPCTした場
合、3500cm-1付近(O−H基に関する)の吸収強度
が劇的な増加を示す。
-1付近(O−H基に関する)の吸収強度の増加は小さ
い。膜表面だけを改質した試料でも、膜全体を改質した
ものと同程度である。以上の結果から、イオンを注入す
ることで、水分の透過性を抑制する層を形成できること
が分かる。
ではなく、以下のように実施しても同様の作用効果を得
ることができる。 1)工程4〜工程6のいずれか又は全ての工程の後に、
改質SOG膜8aやシリコン酸化膜12を全面エッチバ
ックしたり、(例えば、化学的・機械的研磨法(Chemic
al Mechanical Polishing:CMP 法)を用いて)研磨
したりする。これにより、膜の平坦性が向上する。この
場合、予め膜厚を若干厚く設定しておいて、エッチバッ
クや研磨により所定の膜厚にすることが望ましい。
代えて、シリコン窒化膜、高融点金属、高融点金属化合
物など注入されたイオンが金属配線5中のAlSiCu
合金に達するのを阻止することのできる材質を用いる。
特に、高融点金属やその化合物を用いると、配線の信頼
性向上、コンタクト部の信頼性向上という利点がある。
が、モリブデン、タングステン、タンタル、ハフニウ
ム、ジルコニウム、ニオブ、バナジウム、レニウム、ク
ロム、プラチナ、イリジウム、オスミウム、ロジウムを
も含むものである。尚、特性の良さ、入手の容易さなど
の実用的見地から、スペーサ6としては、シリコン酸化
物、シリコン窒化物、シリコン酸窒化物、チタン、タン
グステン、チタンタングステン合金、チタン窒化物、タ
ングステン窒化物が適している。
代えて、金属配線5の最上層として用いたTiN/Ti
層を兼用させてもよい。この場合は、TiN/Ti層の
膜厚を、イオンが金属配線5中のAlSiCu合金に達
するのを阻止することのできる程度に設定する必要があ
る。尚、TiN/Ti層に代えて、TiN、Ti、W、
TiW、WNXの各単層又は積層構造を用いてもよい。
を用い、この無機SOG膜にイオン注入を行う。この場
合には、無機SOG膜に含まれる水分及び水酸基を減少
させることができる。 5)シリコン酸化膜7、11、12などのシリコン酸化
膜に代えて、プラズマCVD法以外の方法(常圧CVD
法、減圧CVD法、ECRプラズマCVD法、光励起C
VD法、TEOS−CVD法、PVD法など)によって
形成されたシリコン酸化膜を用いる。
注入するイオンとしてアルゴンイオンを用いたが、結果
として有機SOG膜8を改質するものであればどのよう
なイオンを用いてもよい。具体的には、アルゴンイオ
ン、ホウ素イオン、窒素イオンなどの質量の比較的小さ
いイオンが適しているが、これら以外にも以下に示すイ
オンも十分に効果が期待できる。
ウムイオン、ネオンイオン、クリプトンイオン、キセノ
ンイオン、ラドンイオン)。不活性ガスは有機SOG膜
8と反応しないため、イオン注入によって悪影響が生じ
る恐れが全くない。 :ホウ素及び窒素以外のIII b,IV b,V b,VI b,VII bの
各族の元素単体イオン及びそれらの化合物イオン。特
に、酸素、アルミ、イオウ、塩素、ガリウム、ゲルマニ
ウム、ヒ素、セレン、臭素、アンチモン、ヨウ素、イン
ジウム、スズ、テルル、鉛、ビスマスの元素単体イオン
及びそれらの化合物イオン。
オン注入後の有機SOG膜8の誘電率を低く抑えること
ができる。 :IVa族,Va族の元素単体イオン及びそれらの化合物イ
オン。特に、チタン、バナジウム、ニオブ、ハフニウ
ム、タンタルの元素単体イオン及びそれらの化合物イオ
ン。IVa族,Va族の元素の酸化物は誘電率が高いため、
イオン注入後の有機SOG膜8の誘電率も高くなるが、
特に低い誘電率の層間絶縁膜が要求される場合以外には
実用上問題ない。
る。この場合、各イオンの相乗作用により更に優れた効
果を得ることができる。 7)上記実施形態では、有機SOG膜8にイオンを注入
しているが、イオンに限らず、電子、原子、分子、粒子
でもよい(本発明ではこれらを総称して不純物とす
る)。
トロンスパッタリング以外に、ダイオードスパッタリン
グ、高周波スパッタリング、四極スパッタリング等のよ
うなものであってもよい。 9)スパッタエッチングの方法として、不活性ガスを用
いる以外に、反応性ガス(例えばCCl4、SF6)を用
いた反応性イオンビームエッチング(RIBE、反応性
イオンミリングとも呼ばれる)を用いてもよい。
物を含有させることにより、膜が改質されて、膜に含ま
れる水分や水酸基が減少し且つ膜が吸水しにくくなるの
で、これら水分による周辺素子への悪影響を防止するこ
とができる。更に、導電層の上に層内に不純物が侵入す
ることを実質的に防止するための膜を設けたことによ
り、この膜により不純物が導電層に到達しにくい。
膜を得ると共に、半導体装置としての信頼性を高めるこ
とができる。
ある。
を示す断面図である。
を示す断面図である。
を示す断面図である。
る。
る。
る。
る。
る。
ある。
置の断面図である。
Claims (7)
- 【請求項1】 基板上に形成された導電層の上に第1の
絶縁膜としてのSOG膜を形成する工程と、この第1の
絶縁膜に不純物イオンを注入することにより膜中に含ま
れる水分や水酸基が減少するよう改質する工程とを備
え、 前記第1の絶縁膜を形成する工程に先立ち、前記導電層
の上に、前記第1の絶縁膜に注入される不純物が導電層
内に侵入することを実質的に防止するための膜を形成す
る工程を更に備え、 前記導電層と前記膜とは同一のマスクでパターニングさ
れていることを特徴とした 半導体装置の製造方法。 - 【請求項2】 前記侵入防止膜は、シリコン酸化物、シ
リコン窒化物、シリコン酸窒化物、チタン、タングステ
ン、チタンタングステン合金、チタン窒化物、タングス
テン窒化物からなるグループより選ばれた少なくとも1
つの材料を含むことを特徴とした請求項1に記載の半導
体装置の製造方法。 - 【請求項3】 前記第1の絶縁膜を形成する工程に先立
って、デバイス表面に第2の絶縁膜を形成する工程を行
うことを特徴とした請求項1に記載の半導体装置の製造
方法。 - 【請求項4】 前記第2の絶縁膜は、前記第1の絶縁膜
よりも吸湿性の低い膜からなることを特徴とした請求項
3に記載の半導体装置の製造方法。 - 【請求項5】 前記第1の絶縁膜に不純物を導入する工
程の後に、前記第1の絶縁膜の上に第3の絶縁膜を形成
することを特徴とした請求項1に記載の半導体装置の製
造方法。 - 【請求項6】 前記不純物を導入する工程は、イオン注
入法などのように、不純物に運動エネルギーを与えて前
記第1の絶縁膜に導入する工程であることを特徴とした
請求項1に記載の半導体装置の製造方法。 - 【請求項7】 前記不純物は、アルゴン、ボロン、窒
素、リンからなるグループより選ばれた少なくとも一つ
の元素を含むことを特徴とした請求項6に記載の半導体
装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9012788A JP3015752B2 (ja) | 1996-02-29 | 1997-01-27 | 半導体装置の製造方法 |
TW086101265A TW334576B (en) | 1996-02-29 | 1997-02-04 | Semiconductor device and method for making a semiconductor device |
US08/806,425 US5892269A (en) | 1996-02-29 | 1997-02-26 | Semiconductor device including an intrusion film layer |
KR1019970005985A KR100371468B1 (ko) | 1996-02-29 | 1997-02-26 | 반도체장치의제조방법 |
US09/228,148 US6825132B1 (en) | 1996-02-29 | 1999-01-11 | Manufacturing method of semiconductor device including an insulation film on a conductive layer |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4367996 | 1996-02-29 | ||
JP8-43679 | 1996-02-29 | ||
JP9012788A JP3015752B2 (ja) | 1996-02-29 | 1997-01-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09293783A JPH09293783A (ja) | 1997-11-11 |
JP3015752B2 true JP3015752B2 (ja) | 2000-03-06 |
Family
ID=26348453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9012788A Expired - Fee Related JP3015752B2 (ja) | 1996-02-29 | 1997-01-27 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5892269A (ja) |
JP (1) | JP3015752B2 (ja) |
KR (1) | KR100371468B1 (ja) |
TW (1) | TW334576B (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20010048147A1 (en) * | 1995-09-14 | 2001-12-06 | Hideki Mizuhara | Semiconductor devices passivation film |
US6326318B1 (en) * | 1995-09-14 | 2001-12-04 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices including an insulating layer with an impurity |
US6825132B1 (en) | 1996-02-29 | 2004-11-30 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device including an insulation film on a conductive layer |
KR100383498B1 (ko) | 1996-08-30 | 2003-08-19 | 산요 덴키 가부시키가이샤 | 반도체 장치 제조방법 |
US6288438B1 (en) | 1996-09-06 | 2001-09-11 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
JP2975934B2 (ja) | 1997-09-26 | 1999-11-10 | 三洋電機株式会社 | 半導体装置の製造方法及び半導体装置 |
US6690084B1 (en) | 1997-09-26 | 2004-02-10 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
KR100277024B1 (ko) * | 1997-10-31 | 2001-01-15 | 구본준 | 선택적 식각기술을 이용한 액정표시장치 제조방법 |
TW386295B (en) * | 1997-11-15 | 2000-04-01 | Mosel Vitelic Inc | Method for forming vias in inter metal dielectric containing spin on glass layer |
JP3469771B2 (ja) * | 1998-03-24 | 2003-11-25 | 富士通株式会社 | 半導体装置およびその製造方法 |
US6794283B2 (en) | 1998-05-29 | 2004-09-21 | Sanyo Electric Co., Ltd. | Semiconductor device and fabrication method thereof |
US6355580B1 (en) * | 1998-09-03 | 2002-03-12 | Micron Technology, Inc. | Ion-assisted oxidation methods and the resulting structures |
JP2000113426A (ja) * | 1998-10-06 | 2000-04-21 | Tdk Corp | 薄膜デバイス、薄膜磁気ヘッドおよび磁気抵抗効果素子 |
US6208030B1 (en) * | 1998-10-27 | 2001-03-27 | Advanced Micro Devices, Inc. | Semiconductor device having a low dielectric constant material |
US6656822B2 (en) * | 1999-06-28 | 2003-12-02 | Intel Corporation | Method for reduced capacitance interconnect system using gaseous implants into the ILD |
JP2001085516A (ja) * | 1999-09-10 | 2001-03-30 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
KR20030001981A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체 장치의 금속막 형성방법 |
US6917110B2 (en) * | 2001-12-07 | 2005-07-12 | Sanyo Electric Co., Ltd. | Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer |
KR100503951B1 (ko) * | 2003-04-30 | 2005-07-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
US20080311686A1 (en) * | 2005-08-03 | 2008-12-18 | California Institute Of Technology | Method of Forming Semiconductor Layers on Handle Substrates |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4668973A (en) * | 1978-06-19 | 1987-05-26 | Rca Corporation | Semiconductor device passivated with phosphosilicate glass over silicon nitride |
US4676867A (en) * | 1986-06-06 | 1987-06-30 | Rockwell International Corporation | Planarization process for double metal MOS using spin-on glass as a sacrificial layer |
JPH02235358A (ja) * | 1989-03-08 | 1990-09-18 | Mitsubishi Electric Corp | 多層配線の接続方法 |
US5272101A (en) * | 1990-04-12 | 1993-12-21 | Actel Corporation | Electrically programmable antifuse and fabrication processes |
JPH0456325A (ja) * | 1990-06-26 | 1992-02-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2533414B2 (ja) * | 1991-04-09 | 1996-09-11 | 三菱電機株式会社 | 半導体集積回路装置の配線接続構造およびその製造方法 |
JPH05226334A (ja) * | 1992-02-13 | 1993-09-03 | Mitsubishi Electric Corp | 半導体装置,およびその製造方法 |
JP2755035B2 (ja) * | 1992-03-28 | 1998-05-20 | ヤマハ株式会社 | 多層配線形成法 |
US5310700A (en) * | 1993-03-26 | 1994-05-10 | Integrated Device Technology, Inc. | Conductor capacitance reduction in integrated circuits |
JP2682403B2 (ja) * | 1993-10-29 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-01-27 JP JP9012788A patent/JP3015752B2/ja not_active Expired - Fee Related
- 1997-02-04 TW TW086101265A patent/TW334576B/zh not_active IP Right Cessation
- 1997-02-26 US US08/806,425 patent/US5892269A/en not_active Expired - Lifetime
- 1997-02-26 KR KR1019970005985A patent/KR100371468B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US5892269A (en) | 1999-04-06 |
TW334576B (en) | 1998-06-21 |
KR970063571A (ko) | 1997-09-12 |
JPH09293783A (ja) | 1997-11-11 |
KR100371468B1 (ko) | 2003-04-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3015752B2 (ja) | 半導体装置の製造方法 | |
US6284644B1 (en) | IMD scheme by post-plasma treatment of FSG and TEOS oxide capping layer | |
JP3015767B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2811131B2 (ja) | 半導体装置の配線接続構造およびその製造方法 | |
US6287961B1 (en) | Dual damascene patterned conductor layer formation method without etch stop layer | |
US6531389B1 (en) | Method for forming incompletely landed via with attenuated contact resistance | |
US6214749B1 (en) | Process for producing semiconductor devices | |
KR100652334B1 (ko) | 캡층을 갖는 반도체 상호연결 구조물 상에 금속층을피착하는 방법 | |
JP2000286257A (ja) | 低比誘電率有機酸化ケイ素絶縁材料の損傷した表面を処理して吸湿を阻止するプロセス | |
JPH11162967A (ja) | 半導体装置の製造方法及び半導体装置 | |
US6734116B2 (en) | Damascene method employing multi-layer etch stop layer | |
US6268657B1 (en) | Semiconductor devices and an insulating layer with an impurity | |
JP3015738B2 (ja) | 半導体装置の製造方法 | |
US7067441B2 (en) | Damage-free resist removal process for ultra-low-k processing | |
US6825132B1 (en) | Manufacturing method of semiconductor device including an insulation film on a conductive layer | |
JPH08241891A (ja) | 基板上のスピン−オン−ガラス層の改良方法 | |
US6288438B1 (en) | Semiconductor device including insulation film and fabrication method thereof | |
JP3545250B2 (ja) | 半導体装置の製造方法 | |
JP2001313338A (ja) | 半導体装置の製造方法 | |
JP3015765B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
US6794283B2 (en) | Semiconductor device and fabrication method thereof | |
US6326318B1 (en) | Process for producing semiconductor devices including an insulating layer with an impurity | |
JP3322651B2 (ja) | 半導体装置の製造方法 | |
JP3015750B2 (ja) | 半導体装置の製造方法 | |
JPH11330239A (ja) | 半導体装置及び半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101217 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101217 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121217 Year of fee payment: 13 |
|
LAPS | Cancellation because of no payment of annual fees |