JPH01298744A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01298744A JPH01298744A JP12840388A JP12840388A JPH01298744A JP H01298744 A JPH01298744 A JP H01298744A JP 12840388 A JP12840388 A JP 12840388A JP 12840388 A JP12840388 A JP 12840388A JP H01298744 A JPH01298744 A JP H01298744A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- substrate
- cooling
- stress
- tensile stress
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000002184 metal Substances 0.000 claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims abstract description 29
- 238000001816 cooling Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 16
- 238000000137 annealing Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims 1
- 238000002161 passivation Methods 0.000 abstract description 5
- 238000010792 warming Methods 0.000 abstract 2
- 239000010408 film Substances 0.000 description 18
- 230000005012 migration Effects 0.000 description 9
- 238000013508 migration Methods 0.000 description 9
- 230000007547 defect Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造技術に関し、特に、半導体
装置の金属配線における耐ストレスマイグレーンヨン特
性の向上に適用して有効な技術に関するものである。
装置の金属配線における耐ストレスマイグレーンヨン特
性の向上に適用して有効な技術に関するものである。
従来より、半導体基板上に形成される実情回路の配線材
料としては、電気抵抗率が低い、シリコン酸化膜との密
着性が良好である、加工が容易であるなどの理由から、
アルミニウム(Al)、Aj!−3膜合金あるいはA、
i!−31−Cu合金などのΔβ系金属が使用されてい
る。
料としては、電気抵抗率が低い、シリコン酸化膜との密
着性が良好である、加工が容易であるなどの理由から、
アルミニウム(Al)、Aj!−3膜合金あるいはA、
i!−31−Cu合金などのΔβ系金属が使用されてい
る。
AIl系金属からなる配線を形成するには、例えば、株
式会社サイエンスフォーラム、昭和58年11月28日
発行、「超LSIデバイスハンドブックJP123〜P
130に記載があるように、半導体基板の表面にスパッ
タ法などを用いて、へ!系金属の薄膜を被着した後、レ
ジストマスクを用いてこの薄膜をエツチングする方法や
、配線を形成する箇所以外の絶縁膜表面をあらかじ約ホ
トレジストで被覆しておき、その表面にスパッタ法など
を用いて、l系金属薄膜を被着した後、ホトレジストと
その表面の余分なAl系金属4膜とを同時にリフトオフ
する方法などが用いられている。
式会社サイエンスフォーラム、昭和58年11月28日
発行、「超LSIデバイスハンドブックJP123〜P
130に記載があるように、半導体基板の表面にスパッ
タ法などを用いて、へ!系金属の薄膜を被着した後、レ
ジストマスクを用いてこの薄膜をエツチングする方法や
、配線を形成する箇所以外の絶縁膜表面をあらかじ約ホ
トレジストで被覆しておき、その表面にスパッタ法など
を用いて、l系金属薄膜を被着した後、ホトレジストと
その表面の余分なAl系金属4膜とを同時にリフトオフ
する方法などが用いられている。
また、このようにして所定の形状にパターン形成された
金属配線は、通常、約400℃程度のアニール処理が施
され、蒸着時に生じた結晶欠陥の回復を図っている。
金属配線は、通常、約400℃程度のアニール処理が施
され、蒸着時に生じた結晶欠陥の回復を図っている。
半導体集積回路の集積度向上に伴って配線が微細化され
ようになると、いわゆるストレスマイグレーションやエ
レクトロマイグレーションカ顕著になり、結晶粒界界面
でスリット断線が生じたり、局部的に原子が集中してヒ
ロック(hillock)が形成されるなど、配線寿命
の低下が著しくなることから、その対策が重要な課題と
なっている。
ようになると、いわゆるストレスマイグレーションやエ
レクトロマイグレーションカ顕著になり、結晶粒界界面
でスリット断線が生じたり、局部的に原子が集中してヒ
ロック(hillock)が形成されるなど、配線寿命
の低下が著しくなることから、その対策が重要な課題と
なっている。
本発明者は、Aββ系金肥線のストレスマイグレーショ
ンについて検討を行い、アニール処理を行った際に配線
の内部に残留する引張り応力が配線寿命の低下を引き起
こす原因になることを見出した。
ンについて検討を行い、アニール処理を行った際に配線
の内部に残留する引張り応力が配線寿命の低下を引き起
こす原因になることを見出した。
本発明の目的は、ストレスマイグレーションに起因する
半導体装置の金属配線の信頼性低下を有効に防止するこ
とのできる技術を提供することにある。
半導体装置の金属配線の信頼性低下を有効に防止するこ
とのできる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。
細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、金属配線形成後の半導体基板を上記金属配線
の塑性変形温度以下の低温まで冷却した後、室温に戻す
方法である。
の塑性変形温度以下の低温まで冷却した後、室温に戻す
方法である。
金属配線の内部には、アニール処理の際に生じた引張り
応力が残留しており、これがスリット断線などのストレ
スマイグレーション不良を引き起こす原因となる。
応力が残留しており、これがスリット断線などのストレ
スマイグレーション不良を引き起こす原因となる。
そこで、金属配線形成後に半導体基板を冷却すると、温
度の低下に伴って熱膨張係数の大きい金属配線が周囲の
絶縁膜や基板よりも大きく収縮するために金属配線の内
部に引張り応力が作用し、冷却がさらに進行すると、こ
の引張り応力の増大によって金属配線の内部′=塑性変
形が引き起こされる。
度の低下に伴って熱膨張係数の大きい金属配線が周囲の
絶縁膜や基板よりも大きく収縮するために金属配線の内
部に引張り応力が作用し、冷却がさらに進行すると、こ
の引張り応力の増大によって金属配線の内部′=塑性変
形が引き起こされる。
次いで、半導体基板を加温して室温に戻すと、温度の上
昇に伴って金属配線が周囲の絶縁膜や基板よりも大きく
膨張するために金属配線の内部に圧縮応力が作用する。
昇に伴って金属配線が周囲の絶縁膜や基板よりも大きく
膨張するために金属配線の内部に圧縮応力が作用する。
その結果、冷却開始以前に金、嘱配線の内部に残留して
いた引張り応力が上記圧縮応力と相殺されて解消される
ため、残留引張り応力に起因する配線のストレスマイグ
レーション不良が有効に防止される。
いた引張り応力が上記圧縮応力と相殺されて解消される
ため、残留引張り応力に起因する配線のストレスマイグ
レーション不良が有効に防止される。
第1図は、本発明の一実施例である半導体装置の製造方
法を示す半導体基板の要部断面図、第2図は、この半導
体基板の冷却温度と配線内部の応力変化との関係を示す
グラフ図である。
法を示す半導体基板の要部断面図、第2図は、この半導
体基板の冷却温度と配線内部の応力変化との関係を示す
グラフ図である。
まず、常法に従って、半導体基板(以下、基板という)
1の活性素子領域に、例えば、第1図に示すバイポーラ
形半導体集積回路素子を形成する。
1の活性素子領域に、例えば、第1図に示すバイポーラ
形半導体集積回路素子を形成する。
すなわち、p形シリコン単結晶からなる基板1の表面に
打ち込んだn形不純物イオンを拡散してコレクタ埋込み
層2を形成し、その表面にn形シリコン層3をエピタキ
シャル成長させた後、コレクタ埋込み層2の両側にチャ
ネルストッパ4を形成する。
打ち込んだn形不純物イオンを拡散してコレクタ埋込み
層2を形成し、その表面にn形シリコン層3をエピタキ
シャル成長させた後、コレクタ埋込み層2の両側にチャ
ネルストッパ4を形成する。
次に、基板1を熱酸化して素子分離用酸化膜5を形成し
た後、レジストマスクを用いた不純物イオンの打ち込み
と拡散とを行い、ベース領域6およびエミッタ領域7を
それぞれ形成する。
た後、レジストマスクを用いた不純物イオンの打ち込み
と拡散とを行い、ベース領域6およびエミッタ領域7を
それぞれ形成する。
次に、スパッタ法などを用いて基板1の表面に被着した
Al2−3i合金などのAf系金金属薄膜エツチング加
工してベース領域6、エミッタ領域7右よびコレクタの
コンタクト取出し領域8の各々に第一のA1i!配線9
を接続し、このAβ配線9のアニール処理を行った後、
基板1の表面をリンケイ酸ガラス(PSG)などの層間
絶縁膜10で被覆する。
Al2−3i合金などのAf系金金属薄膜エツチング加
工してベース領域6、エミッタ領域7右よびコレクタの
コンタクト取出し領域8の各々に第一のA1i!配線9
を接続し、このAβ配線9のアニール処理を行った後、
基板1の表面をリンケイ酸ガラス(PSG)などの層間
絶縁膜10で被覆する。
最後に、層間絶縁膜10の表面に形成した第二のAl配
線12と前記第一のAl2配線9とをコンタクトホール
11を介して接続し、第二のAl配線12のアニール処
理を行った後、基板1の表面にPSGあるいはs 1s
N4などからなるバクシベーンヨン膜13を被着する。
線12と前記第一のAl2配線9とをコンタクトホール
11を介して接続し、第二のAl配線12のアニール処
理を行った後、基板1の表面にPSGあるいはs 1s
N4などからなるバクシベーンヨン膜13を被着する。
次に、上記のような集積回路素子が形成された基板1を
例えば液体窒素などを用いた冷却槽に搬入し、第2図に
示すような冷却モードに従って冷却処理する。
例えば液体窒素などを用いた冷却槽に搬入し、第2図に
示すような冷却モードに従って冷却処理する。
すると、基板lの温度が低下するにつれ、熱膨張係数の
大きいAl配線9,12が周囲の基板1、層間絶縁膜1
0およびパッシベーション膜13よりも大きく収縮する
ため、Al配線9,12に引張り応力が作用し始める。
大きいAl配線9,12が周囲の基板1、層間絶縁膜1
0およびパッシベーション膜13よりも大きく収縮する
ため、Al配線9,12に引張り応力が作用し始める。
この引張り応力は、基板1の温度が低下するに従って増
大し、所定の温度になると降伏点に達する結果、Af配
線9.12の内部に塑性変形が引き起こされる。
大し、所定の温度になると降伏点に達する結果、Af配
線9.12の内部に塑性変形が引き起こされる。
次に、基板1をさらに超低温まで冷却した後、今度は徐
々に加温すると、Al配線9.12が周囲の基板1、層
間絶縁膜lOおよびパッシベーション膜13よりも大き
く膨張するため、AI!、配線9.12に圧縮応力が作
用し始める。
々に加温すると、Al配線9.12が周囲の基板1、層
間絶縁膜lOおよびパッシベーション膜13よりも大き
く膨張するため、AI!、配線9.12に圧縮応力が作
用し始める。
その結果、冷却開始以m】のアニール処理の際にA1配
線9.12の内部に残留した引張り応力および基板1を
冷却する過程でΔl配線9,12の内部に生じた引張り
応力が上記圧縮応力と相殺されることから、基板1の温
度が室温に戻ったときには、AI!配線9.12の内部
には応力が存在しないか、または、僅かな圧縮応力が残
留する。
線9.12の内部に残留した引張り応力および基板1を
冷却する過程でΔl配線9,12の内部に生じた引張り
応力が上記圧縮応力と相殺されることから、基板1の温
度が室温に戻ったときには、AI!配線9.12の内部
には応力が存在しないか、または、僅かな圧縮応力が残
留する。
以上のように、基板1をAl配線9,12の塑性変形温
度以下の温度となるまで冷却した後、室温に戻すことに
よって、Ai!配線9.12の内部の引張り応力が解消
されるため、残留引張り応力に起因するスリット断線な
どのストレスマイグレーション不良が有効に防止され、
信頼性の高い半導体装置が得られる。
度以下の温度となるまで冷却した後、室温に戻すことに
よって、Ai!配線9.12の内部の引張り応力が解消
されるため、残留引張り応力に起因するスリット断線な
どのストレスマイグレーション不良が有効に防止され、
信頼性の高い半導体装置が得られる。
また、耐ストレスマイグレーション特性が向上する結果
、Al配線9,12の微細化、ひいては、半導体装置の
高集積化が促進される。
、Al配線9,12の微細化、ひいては、半導体装置の
高集積化が促進される。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
例えば、実施例では、基板表面にパッシベーション膜を
被着した段階で冷却処理を行ったが、基板をペレットに
分割して樹脂パッケージに封止し ノた後に冷却処理を
行ってもよい。
被着した段階で冷却処理を行ったが、基板をペレットに
分割して樹脂パッケージに封止し ノた後に冷却処理を
行ってもよい。
いずれの場合でも、AP配線の内部に引張り応力を残留
させないためには、高温のアニール処理工程がすべて完
了した後に冷却処理を行うのがよい。
させないためには、高温のアニール処理工程がすべて完
了した後に冷却処理を行うのがよい。
また、実施例ではAP系金嘱配線を用いた半導体装置に
適用した場合について説明したが、例えば、銅(Cu
)などの金属配線を用いた半導体装置に適用することも
できる。
適用した場合について説明したが、例えば、銅(Cu
)などの金属配線を用いた半導体装置に適用することも
できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、金属配線を形成した後の半導体基板をこの金
、@配線の塑性変形温度以下の低温となるまで冷却した
後、室温に戻すことにより、ストレスマイグレーション
不良の原因となる金属配線内部の残留引張り応力が解消
されるため、信頼性の高い金属配線が得られる。
、@配線の塑性変形温度以下の低温となるまで冷却した
後、室温に戻すことにより、ストレスマイグレーション
不良の原因となる金属配線内部の残留引張り応力が解消
されるため、信頼性の高い金属配線が得られる。
第1図は本発明の一実施例である半導体装置の製造方法
を示す半導体基板の要部断面図、第2図はこの半導体基
板の冷却温度と配線内部の応力変化との関係を示すグラ
フ図である。 1・・・半導体基板、2・・・コレクタ埋込み層、3・
・・n形シリコン層、4・・・チャネルストッパ、5・
・・素子分離用酸化膜、6・・・ベース領域、7・・・
エミッタ領域、8・・・コンタクト取出し領域、9.1
2・・・A1配線、10・・・層間絶縁膜、11・・・
コンタクトホール、13・・・パッシベーション膜。
を示す半導体基板の要部断面図、第2図はこの半導体基
板の冷却温度と配線内部の応力変化との関係を示すグラ
フ図である。 1・・・半導体基板、2・・・コレクタ埋込み層、3・
・・n形シリコン層、4・・・チャネルストッパ、5・
・・素子分離用酸化膜、6・・・ベース領域、7・・・
エミッタ領域、8・・・コンタクト取出し領域、9.1
2・・・A1配線、10・・・層間絶縁膜、11・・・
コンタクトホール、13・・・パッシベーション膜。
Claims (1)
- 【特許請求の範囲】 1、所定の集積回路素子が形成された半導体基板の表面
に金属膜を被着し、前記金属膜をエッチング加工および
アニール処理して配線を形成した後、前記半導体基板を
前記配線の塑性変形温度以下の低温となるまで冷却した
後、室温に戻す工程を有することを特徴とする半導体装
置の製造方法。 2、最終のアニール処理工程の後に半導体基板を冷却す
ることを特徴とする請求項1記載の半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12840388A JPH01298744A (ja) | 1988-05-27 | 1988-05-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12840388A JPH01298744A (ja) | 1988-05-27 | 1988-05-27 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01298744A true JPH01298744A (ja) | 1989-12-01 |
Family
ID=14983926
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12840388A Pending JPH01298744A (ja) | 1988-05-27 | 1988-05-27 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01298744A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002089194A1 (fr) * | 2001-04-23 | 2002-11-07 | Sony Corporation | Procede de formation de film metallique et procede de fabrication de dispositif a semi-conducteur |
JP2020027864A (ja) * | 2018-08-10 | 2020-02-20 | 株式会社デンソー | 半導体装置の製造方法 |
-
1988
- 1988-05-27 JP JP12840388A patent/JPH01298744A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002089194A1 (fr) * | 2001-04-23 | 2002-11-07 | Sony Corporation | Procede de formation de film metallique et procede de fabrication de dispositif a semi-conducteur |
US6767822B2 (en) | 2001-04-23 | 2004-07-27 | Sony Corporation | Method of forming metallic film and method of producing semiconductor system |
JP2020027864A (ja) * | 2018-08-10 | 2020-02-20 | 株式会社デンソー | 半導体装置の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR0147241B1 (ko) | 반도체 장치의 제조 방법 | |
US4519126A (en) | Method of fabricating high speed CMOS devices | |
JPH0456325A (ja) | 半導体装置およびその製造方法 | |
JPS63127551A (ja) | 半導体装置の製造方法 | |
US4022931A (en) | Process for making semiconductor device | |
JPS6364057B2 (ja) | ||
JP2763107B2 (ja) | 誘電体分離半導体基板およびその製造方法 | |
JPH01298744A (ja) | 半導体装置の製造方法 | |
JPS60193380A (ja) | 半導体装置の製造方法 | |
JPS61174767A (ja) | 半導体素子電極 | |
JPS61156872A (ja) | 半導体装置 | |
KR100883864B1 (ko) | 반도체 소자의 제조 방법 | |
JPH03201482A (ja) | 半導体装置及びその製造方法 | |
JP3149169B2 (ja) | 半導体装置の製造方法 | |
JPS61188938A (ja) | 絶縁基板上半導体装置の製造方法 | |
KR0172770B1 (ko) | 실리사이드를 포함하는 장벽금속층 형성방법 | |
JPS6151941A (ja) | 電極・配線膜の製造方法 | |
JPH01211952A (ja) | 半導体装置の製造方法 | |
JPS60224229A (ja) | 半導体装置 | |
JPS6251243A (ja) | 半導体装置の製造方法 | |
JP3343282B2 (ja) | 混成集積回路部品 | |
JPH01211951A (ja) | 半導体装置の製造方法 | |
JPH03183126A (ja) | 半導体装置の製造方法 | |
JPS61226958A (ja) | 半導体装置およびその製造法 | |
JPS63126260A (ja) | 半導体集積回路の製造方法 |