JPH01211951A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01211951A JPH01211951A JP3609688A JP3609688A JPH01211951A JP H01211951 A JPH01211951 A JP H01211951A JP 3609688 A JP3609688 A JP 3609688A JP 3609688 A JP3609688 A JP 3609688A JP H01211951 A JPH01211951 A JP H01211951A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高融点金属膜でおおわれたＡＬ配線を有する半
導体装置に関し、ＡＬ配線をおおう高融点金属膜４膜の
形成方法に関する。
導体装置に関し、ＡＬ配線をおおう高融点金属膜４膜の
形成方法に関する。
ＬＳＩの高密度化とともに、配線やトランジスタなどの
平面方向の寸法はどんどん小さくなる。
平面方向の寸法はどんどん小さくなる。
しかし厚み方向は平面方向はどには縮まらない。
このため、いくつかの問題が出てくる。難関は断線や短
絡など、ＡＬ配線の不良である。最近では応力が原因と
なった断線や空孔がＡＬ配線に発生している。電流を流
さなくても、平坦部でもおこるストレスマイグレーシ２
ンと呼ばれる断線不良である。特にＡＬ多層プロセスで
、下層のＡＬ配線が細（薄い配線分部でおこりやすい。
絡など、ＡＬ配線の不良である。最近では応力が原因と
なった断線や空孔がＡＬ配線に発生している。電流を流
さなくても、平坦部でもおこるストレスマイグレーシ２
ンと呼ばれる断線不良である。特にＡＬ多層プロセスで
、下層のＡＬ配線が細（薄い配線分部でおこりやすい。
第２図１ａｌ〜第２図（ｄｌに製造工程順の断面略図を
示し以下に本発明の方法について説明する。
示し以下に本発明の方法について説明する。
第２図１８１に示すように、Ｎ型単結晶Ｓｉ基板１１内
にＰウェル１２、素子分離用酸化膜１３、ゲート酸化膜
１４、ゲート電極１５、Ｐ◆拡散層１Ｇ、Ｎ＋拡散届１
７、それに、第一層間絶縁膜１８を形成し、拡散層上及
び電極配線上にコンタクトホールの穴あけをおこなう。
にＰウェル１２、素子分離用酸化膜１３、ゲート酸化膜
１４、ゲート電極１５、Ｐ◆拡散層１Ｇ、Ｎ＋拡散届１
７、それに、第一層間絶縁膜１８を形成し、拡散層上及
び電極配線上にコンタクトホールの穴あけをおこなう。
第２図（ｂｌに示すように、第一層目のＡＬ配線層１９
を形成し、その上からヒルロック成長防止用のＡｓ”イ
オン打込みをおこなう。この時の打込みは、エネルギー
として８０ｋｅｖ前後、打込み量としてｌＸｌ０” ａ
ｍ−”前後の打込みがおこなわれる。
を形成し、その上からヒルロック成長防止用のＡｓ”イ
オン打込みをおこなう。この時の打込みは、エネルギー
として８０ｋｅｖ前後、打込み量としてｌＸｌ０” ａ
ｍ−”前後の打込みがおこなわれる。
第２図（Ｃ１に示すように、第一層目のＡＬ配Ｓ層１９
をホトエツチングして第一のＡＬ配置１１９を形成する
。
をホトエツチングして第一のＡＬ配置１１９を形成する
。
その上に第二層間絶縁膜２０を形成して、選択ホトエツ
チングによって、スルホールを形成する。
チングによって、スルホールを形成する。
第２図１ｄｌに示すように、その上に第二のＡＬ配線２
１を形成し、さらにパシベーション膜２２を形成する。
１を形成し、さらにパシベーション膜２２を形成する。
最近、パシベーション膜にはプラズマＳ １ ｓ Ｎ
ａ膜が主として品質上の問題から用いられるようになっ
てきている。
ａ膜が主として品質上の問題から用いられるようになっ
てきている。
パシベーションのプラズマ３１ ｓ Ｎ ａ膜の応力と
、モールド材の応力、それにチップの大形化と配線の微
細化にともなって、ＡＬ配線に応力がかかり、ストレス
マイグレーション現象がおこり、ＡＬ配線の断［２３，
２４がおこりやすくなっていて、ＩＣの品質上大きな問
題となってきている。ストレスマイグレーションのおこ
りゃすい傾向として次のような項目が挙げられる。
、モールド材の応力、それにチップの大形化と配線の微
細化にともなって、ＡＬ配線に応力がかかり、ストレス
マイグレーション現象がおこり、ＡＬ配線の断［２３，
２４がおこりやすくなっていて、ＩＣの品質上大きな問
題となってきている。ストレスマイグレーションのおこ
りゃすい傾向として次のような項目が挙げられる。
（１）ＡＬ配線が細くなるほどおこりゃすい。
（２）ＡＬ配線が薄いほどおこりやすい。
（３） プラズマ５ｉｓＮａ膜、モールド材の応力が
大きいほどおこりやすい。
大きいほどおこりやすい。
（４） チップが大きくなるほどおこりやすい。
はっきりわかっていないがＡＬ自体の材質及び膜の性質
によってもちがいがあるようである。
によってもちがいがあるようである。
本発明は上記のような原因によっておこりゃすくなるス
トレスマイグレーションを本発明の方法によって、おこ
りにり＜シ、半導体集積回路装置の品質向上をはかると
ともに、ＡＬ配線の微細化すなわち半導体集積回路装置
の微細化を可能ならしめる事と、チップの大型化の可能
性も実現するものである。
トレスマイグレーションを本発明の方法によって、おこ
りにり＜シ、半導体集積回路装置の品質向上をはかると
ともに、ＡＬ配線の微細化すなわち半導体集積回路装置
の微細化を可能ならしめる事と、チップの大型化の可能
性も実現するものである。
本発明の手段は、ＡＬ配線を形成する前の基板上に多結
晶シリコン層を形成し、その上にＡＬ層を形成した後、
ＡＬ層ホトエツチングにて配線を形成し、その上に高融
点金属層を形成して、配線以外の部分の高融点金属層は
下の多結晶シリコンと反応させシリサイド化する。その
シリサイド化合物のみを選択ドライエツチングで除去し
、高融点金属層でおおわれた、ストレスマイグレーショ
ンに対して強いＡＬ配線を形成す゛る。
晶シリコン層を形成し、その上にＡＬ層を形成した後、
ＡＬ層ホトエツチングにて配線を形成し、その上に高融
点金属層を形成して、配線以外の部分の高融点金属層は
下の多結晶シリコンと反応させシリサイド化する。その
シリサイド化合物のみを選択ドライエツチングで除去し
、高融点金属層でおおわれた、ストレスマイグレーショ
ンに対して強いＡＬ配線を形成す゛る。
第１図（ａｌに示すように、Ｎ型単結晶Ｓｉ基板１内に
素子形成がされ、絶４１ＷＸ２が形成された後、その上
に多結晶シリコンｍ３を形成する。膜厚は、５００〜２
０００人が良好で、それ以上でも以下でも問題ない。そ
の上に、さらに、３０００〜１００００人程度のＡＬ層
４を変型する。
素子形成がされ、絶４１ＷＸ２が形成された後、その上
に多結晶シリコンｍ３を形成する。膜厚は、５００〜２
０００人が良好で、それ以上でも以下でも問題ない。そ
の上に、さらに、３０００〜１００００人程度のＡＬ層
４を変型する。
第１図（ｂ）に示すように、ホトエツチングによりＡＬ
層４及び選択エツチングし、配線を形成する。その上に
、高融点金ｌ１ｉＩＪｉ１５を形成する。膜厚は１００
人〜１５００人程変型良好である。
層４及び選択エツチングし、配線を形成する。その上に
、高融点金ｌ１ｉＩＪｉ１５を形成する。膜厚は１００
人〜１５００人程変型良好である。
第１図（Ｃ１に示すように、熱処理によって配線以外の
部分の高融点金属層と多結晶シリコン層をシリサイド化
する。この場合の熱処理は、ラピッドサーマルアニール
が望ましい。
部分の高融点金属層と多結晶シリコン層をシリサイド化
する。この場合の熱処理は、ラピッドサーマルアニール
が望ましい。
第１図（ｄｌに示すように、シリサイド化された部分で
、配線の間に存在するシリサイド化合物６をフレオン系
のプラズマで、選択ドライエツチングをおこない、高融
点金属層におおわれたＡＬＥｆｆｌを形成する。この高
融点金属層によっておおわれたＡＬ配線層の形成は、第
一層目でも第二層目でも、さらに、その上の配線層でも
同様な方法で形成可能である。
、配線の間に存在するシリサイド化合物６をフレオン系
のプラズマで、選択ドライエツチングをおこない、高融
点金属層におおわれたＡＬＥｆｆｌを形成する。この高
融点金属層によっておおわれたＡＬ配線層の形成は、第
一層目でも第二層目でも、さらに、その上の配線層でも
同様な方法で形成可能である。
以−ヒのように、本発明の方法によると、ＡＬ配線を高
融点金属層でおおう事が容易に可能であり、ＡＬ配椋を
高融点金属層でおおうと、′ストレスマイグレーション
に強い高融点金属層が、ストレスマイグレーションに弱
いＡＬ配線をおおうため、ストレスマイグレーシ、ンに
強くなる。この方法によってＡＬ配線を気がねなく細く
する事が可能であるし、薄くする事も可能である。それ
と同時に、ヒルロツタ発生防止にもなる。これによって
半導体集積回路装置の品質向上になると同時に、微細化
やチップの大型化にも対応する事ができる。
融点金属層でおおう事が容易に可能であり、ＡＬ配椋を
高融点金属層でおおうと、′ストレスマイグレーション
に強い高融点金属層が、ストレスマイグレーションに弱
いＡＬ配線をおおうため、ストレスマイグレーシ、ンに
強くなる。この方法によってＡＬ配線を気がねなく細く
する事が可能であるし、薄くする事も可能である。それ
と同時に、ヒルロツタ発生防止にもなる。これによって
半導体集積回路装置の品質向上になると同時に、微細化
やチップの大型化にも対応する事ができる。
第１図（ａｌ〜第１図（ｄｌは本発明の方法による製造
工程順の断面略図である。 第２図（ａｌ〜ｌｚ図（ｄｌは従来の方法による製造工
程順の断面略図である。 以 上 出願人 セイコーエプソン株式会社 憾１０（の ＃１０（ｂ） ￥１図（０） ンｔ Ｉｊ刊】 ｖ、２１！ｌ （α） ＄ ｚｍ （ｌｚ） 憤Ｚ１％（ｅ） 嘱２Ｑ峡）
工程順の断面略図である。 第２図（ａｌ〜ｌｚ図（ｄｌは従来の方法による製造工
程順の断面略図である。 以 上 出願人 セイコーエプソン株式会社 憾１０（の ＃１０（ｂ） ￥１図（０） ンｔ Ｉｊ刊】 ｖ、２１！ｌ （α） ＄ ｚｍ （ｌｚ） 憤Ｚ１％（ｅ） 嘱２Ｑ峡）
Claims (1)
- 素子等が形成された基板上に、高融点金属でおおわれ
たＡＬ配線を有する半導体装置の製造方法において、該
基板上に多結晶シリコン層を形成し、その上にＡＬ層を
形成した後、該ＡＬ層をホトエッチングして配線を形成
し、その上に高融点金属層を形成し、該配線以外の部分
の該高融点金属層は下の該多結晶シリコン層と反応させ
てシリサイド化させてシリサイド化合物を形成し、ドラ
イエッチングによって該シリサイド化合物を選択的にエ
ッチング除去する事によって、該高融点金属におおわれ
た該ＡＬ配線を形成する事を特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3609688A JPH01211951A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3609688A JPH01211951A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01211951A true JPH01211951A (ja) | 1989-08-25 |
Family
ID=12460233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3609688A Pending JPH01211951A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01211951A (ja) |
-
1988
- 1988-02-18 JP JP3609688A patent/JPH01211951A/ja active Pending
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