JPS6220374A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6220374A JPS6220374A JP15813285A JP15813285A JPS6220374A JP S6220374 A JPS6220374 A JP S6220374A JP 15813285 A JP15813285 A JP 15813285A JP 15813285 A JP15813285 A JP 15813285A JP S6220374 A JPS6220374 A JP S6220374A
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- metal silicide
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に関するものであり、特
に、高融点金属シリサイド膜又はその複合膜で構成され
る導電層を有する半導体集積回路装置に適用して有効な
技術に関するものである。
に、高融点金属シリサイド膜又はその複合膜で構成され
る導電層を有する半導体集積回路装置に適用して有効な
技術に関するものである。
［背景技術］
゛Ｖ導体集積回路装置は、多結晶シリコン膜に替えて、
多結晶シリコン暎上部に高融点金属シリサイド膜を設け
た複合膜の導電層を、ＭＩＳＦＥＴのゲート電極材料に
使用する傾向にある。この導電層は、所謂ポリザイド膜
と称され、多結晶シリコン膜に比べて比抵抗値が１桁程
度小さい。このため、信号の伝達速度を速くできるので
、半導体集積回路装置の動作速度の高速化を図ることが
できる特徴がある。
多結晶シリコン暎上部に高融点金属シリサイド膜を設け
た複合膜の導電層を、ＭＩＳＦＥＴのゲート電極材料に
使用する傾向にある。この導電層は、所謂ポリザイド膜
と称され、多結晶シリコン膜に比べて比抵抗値が１桁程
度小さい。このため、信号の伝達速度を速くできるので
、半導体集積回路装置の動作速度の高速化を図ることが
できる特徴がある。
このポ１１サイド膜の高融点金属シリサイド膜の表面は
、製造工程におｉ″ｉる半導体素子形成工程或いはそれ
に伴う種々の処理工程で損傷（ダメージ）を受る。例え
ば、Ｔ−Ｄ Ｄ （Ｌｉｇｈｔ］ｙ Ｄｏｐｅｄ Ｄｒ
ａｊｎ）構造のＭＩＳＦＥＴの形成工程においては、次
のように高融点金属シリサイド膜の表面に損傷を受る。
、製造工程におｉ″ｉる半導体素子形成工程或いはそれ
に伴う種々の処理工程で損傷（ダメージ）を受る。例え
ば、Ｔ−Ｄ Ｄ （Ｌｉｇｈｔ］ｙ Ｄｏｐｅｄ Ｄｒ
ａｊｎ）構造のＭＩＳＦＥＴの形成工程においては、次
のように高融点金属シリサイド膜の表面に損傷を受る。
すなわち、実質的なソース又はドレイン領域を形成する
不純物導入用マスク（サイドウオール）を形成する異方
性エツチングにより、高融点金属シリサイド膜の表面が
物理的にたたかれる。
不純物導入用マスク（サイドウオール）を形成する異方
性エツチングにより、高融点金属シリサイド膜の表面が
物理的にたたかれる。
このため、本発明者は、その後の種々の熱処理工程にお
いて、その表面部に引張応力を生じるので、多結晶シリ
コン膜から高融点金属シリサイド゛ 膜が剥離すると
いう問題点を見出し・た。この結果、ポリサイド膜の機
械的、電気的信頼性が著しく低下する。
いて、その表面部に引張応力を生じるので、多結晶シリ
コン膜から高融点金属シリサイド゛ 膜が剥離すると
いう問題点を見出し・た。この結果、ポリサイド膜の機
械的、電気的信頼性が著しく低下する。
また、前記問題点は、物理的にたたかれるだけで生じる
ものではなく、例えば高融点金属シリサイド膜の表面が
エツチングのＣ，Ｆ等で汚染さでも生じる場合が多い。
ものではなく、例えば高融点金属シリサイド膜の表面が
エツチングのＣ，Ｆ等で汚染さでも生じる場合が多い。
すなわち、前記汚染物はシリコンの吸収が速いために、
高融点金属シリサイド膜の表面部の組成が変化し、前述
と同様な引張応力で多結晶シリコン膜から高融点金属シ
リサイド膜が剥離する。
高融点金属シリサイド膜の表面部の組成が変化し、前述
と同様な引張応力で多結晶シリコン膜から高融点金属シ
リサイド膜が剥離する。
なお、高融点金属シリサイド膜については、例えば１日
経マグロウヒル社別冊ｒマイクロデバイ［発明の目的］ 本発明の目的は、高融点金属シリサイド膜又はその複合
膜で構成される導電層を有する半導体集積回路装置にお
いて、前記導電層の機械的、電気的信頼性を向上するこ
とが可能な技術を提供することにある。
経マグロウヒル社別冊ｒマイクロデバイ［発明の目的］ 本発明の目的は、高融点金属シリサイド膜又はその複合
膜で構成される導電層を有する半導体集積回路装置にお
いて、前記導電層の機械的、電気的信頼性を向上するこ
とが可能な技術を提供することにある。
本発明の他の目的は、高融点金属シリサイド膜又はその
複合膜で構成される導電層を有する半導体集積回路装置
において、前記高融点金属シリサイド膜の剥離を防止す
ることが可能な技術を提供することにある。
複合膜で構成される導電層を有する半導体集積回路装置
において、前記高融点金属シリサイド膜の剥離を防止す
ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
ｉ ’、、￥ ’−’ 詫−高融点６属′す９″１又は
Ｅ複合膜で構成される導電層を有する半導体集積回路装
置において、前記高融点金属シリサイド膜の表面に、プ
ラズマ雰囲気中で形成した保護膜を設ける。
Ｅ複合膜で構成される導電層を有する半導体集積回路装
置において、前記高融点金属シリサイド膜の表面に、プ
ラズマ雰囲気中で形成した保護膜を設ける。
これにより、高融点金属シリサイド膜の表面がエツチン
グによる損傷、汚染等を受ないので、機械的、電気的信
頼性を向上することができる。
グによる損傷、汚染等を受ないので、機械的、電気的信
頼性を向上することができる。
以下、本発明の構成について、ゲート電極材料としてポ
リサイド膜を使用するＬＤＤ構造のＭＩＳＦＥＴを有す
る半導体集積回路装置に本発明を適用した一実施例とと
もに説明する。
リサイド膜を使用するＬＤＤ構造のＭＩＳＦＥＴを有す
る半導体集積回路装置に本発明を適用した一実施例とと
もに説明する。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
［実施例］
本発明の一実施例であるＬＤＤ構造のＭＩＳＦＥＴを有
する半導体集積回路装置を第１図の要部断面図で示す。
する半導体集積回路装置を第１図の要部断面図で示す。
第１図において、１は単結晶シリコンからなるＰ−型の
半導体基板（又はウェル領域）、２はその主面上部に設
けられたフィールド絶縁膜、３はｐ型のチャネルストッ
パ領域である。
半導体基板（又はウェル領域）、２はその主面上部に設
けられたフィールド絶縁膜、３はｐ型のチャネルストッ
パ領域である。
ＬＤＤ構造のＭＩＳＦＥＴＱは、フィールド絶縁膜２で
囲まれた領域の半導体基板１部分に設けられている。す
なわち、ＭＩＳＦＥＴＱは、絶縁膜（ゲート絶縁膜）４
、導電層（ゲー１へ電極）５、低い不純物濃度のｎ型の
半導体領域７及び高い不純物濃度のｎ゛型の半導体領域
９（ソース又はドレイン領域）で構成されている。８は
酸化シリコン膜からなる不純物導入用マスク（サイドウ
オール）であり、実質的なソース又はドレイン領域とな
る半導体領域９を構成するようになっている。
囲まれた領域の半導体基板１部分に設けられている。す
なわち、ＭＩＳＦＥＴＱは、絶縁膜（ゲート絶縁膜）４
、導電層（ゲー１へ電極）５、低い不純物濃度のｎ型の
半導体領域７及び高い不純物濃度のｎ゛型の半導体領域
９（ソース又はドレイン領域）で構成されている。８は
酸化シリコン膜からなる不純物導入用マスク（サイドウ
オール）であり、実質的なソース又はドレイン領域とな
る半導体領域９を構成するようになっている。
導電層５は、多結晶シリコン膜（ｐｏｌｙ Ｓ ｉ）
５ Ａの上部に高融点金属シリサイド膜５Ｂが設けられ
た複合膜（ポリサイド膜）で構成されている。導電層５
は、具体的にＭｏＳｉ２．ＴａＳｉ２．ＴｊＳｊ２゜Ｗ
Ｓ ｉ２／ｐｏ１．ｙ Ｓ ｉで構成されている。
５ Ａの上部に高融点金属シリサイド膜５Ｂが設けられ
た複合膜（ポリサイド膜）で構成されている。導電層５
は、具体的にＭｏＳｉ２．ＴａＳｉ２．ＴｊＳｊ２゜Ｗ
Ｓ ｉ２／ｐｏ１．ｙ Ｓ ｉで構成されている。
この導電層５の高融点金属シリサイド膜５Ｂの表面には
、保護膜６が設けられている。保護膜６は、例えば、Ｌ
［ｔｏｒｒ］程度の圧力、３００〜４００［°Ｃコ程
度の低温度、５０［ＫＨｚ］〜１３．５６ ［ＭＨｚ］
程度の高周波を用い、窒素プラズマ雰囲気中で形成され
た窒化シリコン膜で構成さオ［ている、、ごの保護膜６
１暮ｌ、例えば、１００へ一２００ｒ人１程度の膜厚で
形成されろ。
、保護膜６が設けられている。保護膜６は、例えば、Ｌ
［ｔｏｒｒ］程度の圧力、３００〜４００［°Ｃコ程
度の低温度、５０［ＫＨｚ］〜１３．５６ ［ＭＨｚ］
程度の高周波を用い、窒素プラズマ雰囲気中で形成され
た窒化シリコン膜で構成さオ［ている、、ごの保護膜６
１暮ｌ、例えば、１００へ一２００ｒ人１程度の膜厚で
形成されろ。
ごのように高ＦＭ点金ｍＥシリ＋Ｉ゛イド膜５Ｂの表面
に保護膜（ｊを設（づる、丁とにより、不純物導入用マ
スク８どの丁ソチンク速度差を充分に確保て・きるので
、高融点金属シリサイド膜５Ｂの表面に〕−ツチン９′
による損傷を受ることを防１Ｆできる。
に保護膜（ｊを設（づる、丁とにより、不純物導入用マ
スク８どの丁ソチンク速度差を充分に確保て・きるので
、高融点金属シリサイド膜５Ｂの表面に〕−ツチン９′
による損傷を受ることを防１Ｆできる。
まノ・、保護膜ｆｉ Ｉｔ、Ｎε）等のアルカリ金属、
ＦＣ・。
ＦＣ・。
Ｃ１１、Ａ、 ｕ等のｊＵ（金１７＋を戒はエツチング
にｃｌ：るＣ、Ｆ′ｌ・ｅ高融点金属シリサイド膜５Ｂ
の表面が汚染されることを防１１ユするバリア効果を有
しでいる。
にｃｌ：るＣ、Ｆ′ｌ・ｅ高融点金属シリサイド膜５Ｂ
の表面が汚染されることを防１１ユするバリア効果を有
しでいる。
Ｌ２かも、保護膜Ｅ５１ｊ、半導体集積回路装置（チッ
プ）全体を加熱することが４・く低温庫で形成でき、］
ｒｌｉ副１点合属シリサイド膜５Ｂの長面に選択的に形
成」−ることかできるようになっτいる４、１０けＭ
Ｔ Ｓ Ｆ １ン１” Ｑ等の半導体素子を覆う絶縁膜
、１】Δ、１１Ｂは所定部分の絶縁膜１０等を除去して
設＋−Ｊられた接続孔である１、１２は導電層であり、
接続孔１１Ａ又はｉ ｊ、 １３を通して半導体領域９
又は導電層５ど電気的に接続し、絶縁膜ｊＯの１・部を
延在して設りられている。導電層１２は、例えば、アル
ミニウム膜又は所定の添加物を含有したアルミニウム膜
で構成さ、ｔｌ、ている。
プ）全体を加熱することが４・く低温庫で形成でき、］
ｒｌｉ副１点合属シリサイド膜５Ｂの長面に選択的に形
成」−ることかできるようになっτいる４、１０けＭ
Ｔ Ｓ Ｆ １ン１” Ｑ等の半導体素子を覆う絶縁膜
、１】Δ、１１Ｂは所定部分の絶縁膜１０等を除去して
設＋−Ｊられた接続孔である１、１２は導電層であり、
接続孔１１Ａ又はｉ ｊ、 １３を通して半導体領域９
又は導電層５ど電気的に接続し、絶縁膜ｊＯの１・部を
延在して設りられている。導電層１２は、例えば、アル
ミニウム膜又は所定の添加物を含有したアルミニウム膜
で構成さ、ｔｌ、ている。
次に、このように構成されるＭ Ｔ Ｓ Ｆ Ｅ Ｔ
Ｑを有する半導体集積回路装置の具体的な製造方法につ
いて説明する。
Ｑを有する半導体集積回路装置の具体的な製造方法につ
いて説明する。
本発明の一実施例であるｆ、 Ｄ Ｄ構造のＭ Ｉ Ｓ
ＦＥ Ｔを有づ−る゛１′４導体朶積回路装置面の製
造方法を第２図乃至第６図の名製造丁〕程にＪＳける要
部断面図で示ず、。
ＦＥ Ｔを有づ−る゛１′４導体朶積回路装置面の製
造方法を第２図乃至第６図の名製造丁〕程にＪＳける要
部断面図で示ず、。
まず、゛Ｉ′：導体素子形成領域以外の゛ｌＬ、ｉｄ体
基板１の主基板１、−ノーイールド絶縁膜２及びＰ型の
チャネルストッパ領域３を形成する。
基板１の主基板１、−ノーイールド絶縁膜２及びＰ型の
チャネルストッパ領域３を形成する。
ごの後、ｌ 温体素子形成領域の半導体基板１の主面」
一部に、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑのグー１−絶縁膜
を形成する絶縁膜４を形成し、所定部の絶縁膜４を除去
り、て接続孔４Ａを形成する。
一部に、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑのグー１−絶縁膜
を形成する絶縁膜４を形成し、所定部の絶縁膜４を除去
り、て接続孔４Ａを形成する。
そして、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑのグー１−電極及
び配線＝７− を形成−！１−’るため１−５第２図１．；示すように
、絶縁膜４の−［部及び接続孔４Ａを通して！１６瀉体
基板ｊと接続する。Ｌう］、Ｊ導電層５を形成する。導
電層５は、多結晶シリコン膜５Ａと高融点金属シリサイ
ド膜５Ｂどの複合膜で形成する。第２図に示すよう（、
Ｊ、接続孔４Ａ部分の多結晶シリコン膜５Ａは、抵抗値
を低減するためしｌ″導入れたリン又はヒ素が半導体基
板１の主面部に拡散Ｉ、２で半導体領域９を形成するよ
うになっている。
び配線＝７− を形成−！１−’るため１−５第２図１．；示すように
、絶縁膜４の−［部及び接続孔４Ａを通して！１６瀉体
基板ｊと接続する。Ｌう］、Ｊ導電層５を形成する。導
電層５は、多結晶シリコン膜５Ａと高融点金属シリサイ
ド膜５Ｂどの複合膜で形成する。第２図に示すよう（、
Ｊ、接続孔４Ａ部分の多結晶シリコン膜５Ａは、抵抗値
を低減するためしｌ″導入れたリン又はヒ素が半導体基
板１の主面部に拡散Ｉ、２で半導体領域９を形成するよ
うになっている。
第２図に示す導電層５及び半導体領域９を形成する工程
の後に、第３図に示すように、高融点金属シリサイド膜
５Ｂの表面に保護膜６を形成する。
の後に、第３図に示すように、高融点金属シリサイド膜
５Ｂの表面に保護膜６を形成する。
保護膜６は、前述の窒素プラズマ雰囲気中で形成した窒
化シリコン膜を用いる。この保護膜６は、窒化速度が著
しく異なるので、多結晶シリコン膜５Ａの表面に比べて
、高融点金属シリサイド膜５Ｂの表面に厚く形成され、
選択的に形成された状態になる。このため、保護膜６は
、高融点金属シリサイド膜５Ｂの表面以外の不要な領域
に形成されることがないので、この不要な領域の保護膜
６を除去する工程を必要としない１、そして、この上う
ｌ’：形成される保護膜６１ま、物理的な損傷や汚染を
生じることなく、高融点金属シリサイド膜５Ｂの表面に
形成することができる。
化シリコン膜を用いる。この保護膜６は、窒化速度が著
しく異なるので、多結晶シリコン膜５Ａの表面に比べて
、高融点金属シリサイド膜５Ｂの表面に厚く形成され、
選択的に形成された状態になる。このため、保護膜６は
、高融点金属シリサイド膜５Ｂの表面以外の不要な領域
に形成されることがないので、この不要な領域の保護膜
６を除去する工程を必要としない１、そして、この上う
ｌ’：形成される保護膜６１ま、物理的な損傷や汚染を
生じることなく、高融点金属シリサイド膜５Ｂの表面に
形成することができる。
第３図に示す保護膜６を形成釘る工程の後に、半導体基
板１の表面の損傷や汚染を抑制するために、不純物導入
用マスクとなる絶縁膜４Ｂを熱酸化技術により半導体基
板１の主面上部に形成する。
板１の表面の損傷や汚染を抑制するために、不純物導入
用マスクとなる絶縁膜４Ｂを熱酸化技術により半導体基
板１の主面上部に形成する。
この絶縁膜４Ｂの熱酸化−し程は、９００〜１０００
［℃］程度の高温度で数十分程度行われる。
［℃］程度の高温度で数十分程度行われる。
このような高温度の熱酸化−１ニ程が行われても。
保護膜６で前記高融点金属シリサイド膜５Ｂの表面の損
傷や汚染をなくしているので、表面部に引張応力を生じ
ることがなく、多結晶シリコン膜５Ａから高融点金属シ
リサイド膜５Ｂが剥離することがない。
傷や汚染をなくしているので、表面部に引張応力を生じ
ることがなく、多結晶シリコン膜５Ａから高融点金属シ
リサイド膜５Ｂが剥離することがない。
この後、低い不純物濃度のソース又はドレイン領域を形
成するために、導電層５の側部の絶縁膜４Ｂを通して半
導体基板１の主面部にｎ型の不純物を導入し、第４図に
示すように、ｎ型の半導体領域７を形成する。前記ｎ型
の不純物は、イオン打込み技術で導入する。
成するために、導電層５の側部の絶縁膜４Ｂを通して半
導体基板１の主面部にｎ型の不純物を導入し、第４図に
示すように、ｎ型の半導体領域７を形成する。前記ｎ型
の不純物は、イオン打込み技術で導入する。
第４図に示す半導体領域７を形成する工程の後に、高い
不純物濃度の実質的なソース又はドレイン領域を形成す
るために、導電層５の側部に不純物導入用マスク８を自
己整合で形成する。不純物導入用マスク８は、ＣＶＤ技
術で形成した酸化シリコン膜に異方性エツチング（例え
ば、リアクティブイオンエツチング）を施して形成する
。
不純物濃度の実質的なソース又はドレイン領域を形成す
るために、導電層５の側部に不純物導入用マスク８を自
己整合で形成する。不純物導入用マスク８は、ＣＶＤ技
術で形成した酸化シリコン膜に異方性エツチング（例え
ば、リアクティブイオンエツチング）を施して形成する
。
この不純物導入用マスク８の形成工程で、前記絶縁膜４
Ｂはオーバエツチングによりエツチングされる。そして
、高融点金属シリサイド膜５Ｂの表面は、充分なエツチ
ング速度差を有する保護膜６が存在した状態になってい
る。すなわち、高融点金属シリサイド膜５Ｂの表面は、
保護膜６で前記異方性エツチングによる損傷や汚染をな
くしているので、表面部に引張応力を生じることがなく
。
Ｂはオーバエツチングによりエツチングされる。そして
、高融点金属シリサイド膜５Ｂの表面は、充分なエツチ
ング速度差を有する保護膜６が存在した状態になってい
る。すなわち、高融点金属シリサイド膜５Ｂの表面は、
保護膜６で前記異方性エツチングによる損傷や汚染をな
くしているので、表面部に引張応力を生じることがなく
。
多結晶シリコン膜５Ａから高融点金属シリサイド膜５Ｂ
が剥離することがない。
が剥離することがない。
第５図に示す不純物導入用マスク８を形成する工程の後
に、前記絶縁膜４Ｂと同様に、不純物導入用マスクとな
る絶縁膜４Ｃを露出する半導体基板１の主面−に部に形
成する。この絶縁膜４Ｃを形成する工程においても、前
記絶縁膜４Ｂと同様に高融点金属シリサイド膜５Ｂが剥
離することがない。
に、前記絶縁膜４Ｂと同様に、不純物導入用マスクとな
る絶縁膜４Ｃを露出する半導体基板１の主面−に部に形
成する。この絶縁膜４Ｃを形成する工程においても、前
記絶縁膜４Ｂと同様に高融点金属シリサイド膜５Ｂが剥
離することがない。
そして、不純物導入用マスク８を用い、絶縁膜４Ｃを通
して半導体基板１（又は半導体領域７）の主面部にｎ型
の不純物を導入し、第６図に示すように、高い不純物濃
度のｎ゛型の半導体領域９を形成する。
して半導体基板１（又は半導体領域７）の主面部にｎ型
の不純物を導入し、第６図に示すように、高い不純物濃
度のｎ゛型の半導体領域９を形成する。
この半導体領域９を形成する工程で、Ｌ Ｄ Ｄ構造の
ＭＴ ５ＦＥＴＱは略完成する。
ＭＴ ５ＦＥＴＱは略完成する。
前記半導体領域９を形成する工程の後に、絶縁膜１０を
形成し、半導体領域９の」二部の絶縁膜４Ｃ９１０及び
導電層５の上部の保護膜６．絶縁膜１０を除去して接続
孔１１Ａ及びＩＩＢを形成する。接続孔１１Ｂ部分の導
電層５の高融点金属シリサイド膜５Ｂの表面は、保護膜
６が除去されるので、エツチングによる損傷や汚染を受
は易い。
形成し、半導体領域９の」二部の絶縁膜４Ｃ９１０及び
導電層５の上部の保護膜６．絶縁膜１０を除去して接続
孔１１Ａ及びＩＩＢを形成する。接続孔１１Ｂ部分の導
電層５の高融点金属シリサイド膜５Ｂの表面は、保護膜
６が除去されるので、エツチングによる損傷や汚染を受
は易い。
しかしながら、接続孔１１Ｂは、例えばＭＩＳＦＥＴＱ
のゲート電極の面積よりもかなり小さい面積で形成され
るので引張応力が小さく、高融点金属シリサイド膜５Ｂ
の剥離は生じない。また、接続孔１１Ｂを形成する工程
において、保護膜６の除去を等方性エツチング等で行い
、高融点金属シリサイド膜５Ｂの損傷や汚染を抑制して
もよい。
のゲート電極の面積よりもかなり小さい面積で形成され
るので引張応力が小さく、高融点金属シリサイド膜５Ｂ
の剥離は生じない。また、接続孔１１Ｂを形成する工程
において、保護膜６の除去を等方性エツチング等で行い
、高融点金属シリサイド膜５Ｂの損傷や汚染を抑制して
もよい。
前記接続孔１１Ａ及び１１Ｂを形成する工程の後に、導
電層１２を形成することにより、前記第１図に示す半導
体集積回路装置は完成する。
電層１２を形成することにより、前記第１図に示す半導
体集積回路装置は完成する。
なお、前記実施例は、ＬＤＤ構造のＭＩＳＦＥＴＱに本
発明を適用したが、本発明は、Ｌ Ｄ Ｄ構造でないＭ
ＩＳＦＥＴに適用することもできる。
発明を適用したが、本発明は、Ｌ Ｄ Ｄ構造でないＭ
ＩＳＦＥＴに適用することもできる。
また、前記実施例は、保護膜６に窒化シリコン膜を用い
たが、本発明は、保護膜６に酸素プラズマ雰囲気中で形
成した酸化シリコン膜を用いてもよい。
たが、本発明は、保護膜６に酸素プラズマ雰囲気中で形
成した酸化シリコン膜を用いてもよい。
また、前記実施例は、多結晶シリコン膜５Ａの上部に高
融点金属シリサイド膜５Ｂを設けた導電層５に本発明を
適用したが、本発明は、単層の高＝１２− 融点金属シリサイド膜に適用してもよい。この場合には
、高融点金属シリサイド膜とその下地の絶縁膜との剥離
を防止することができる。
融点金属シリサイド膜５Ｂを設けた導電層５に本発明を
適用したが、本発明は、単層の高＝１２− 融点金属シリサイド膜に適用してもよい。この場合には
、高融点金属シリサイド膜とその下地の絶縁膜との剥離
を防止することができる。
［効果］
以上説明したように、本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。
術によれば、以下に述べる効果を得ることができる。
（１）高融点金属シリサイド膜又はその複合膜で構成さ
れる導電層を有する半導体集積回路装置において、前記
高融点金属シリサイド膜の表面に、プラズマ雰囲気中で
形成した保護膜を設けたことにより、高融点金属シリサ
イド膜の表面がエツチングによる損傷、汚染等を受ない
ので、高融点金属シリサイド膜の表面部に引張応力が生
じることを防止し、高融点金属シリサイド膜の剥離を防
止できる。
れる導電層を有する半導体集積回路装置において、前記
高融点金属シリサイド膜の表面に、プラズマ雰囲気中で
形成した保護膜を設けたことにより、高融点金属シリサ
イド膜の表面がエツチングによる損傷、汚染等を受ない
ので、高融点金属シリサイド膜の表面部に引張応力が生
じることを防止し、高融点金属シリサイド膜の剥離を防
止できる。
（２）前記（１）により、半導体集積回路装置の機械的
、電気的信頼性を向上することができる。
、電気的信頼性を向上することができる。
以上、本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが、本発明は、Ｍｉｉ記実施
例に限定されるｔ）ので（Ｊなく、その要旨も一逸脱し
トｊ゛い範囲においτ、種々変形し得ることは勿論で７
ちる。
もとづき具体的に説明したが、本発明は、Ｍｉｉ記実施
例に限定されるｔ）ので（Ｊなく、その要旨も一逸脱し
トｊ゛い範囲においτ、種々変形し得ることは勿論で７
ちる。
図面の簡ｒ）１な説明
第１１ｒ７１は、本発明の−・実施例であるし、Ｄ Ｉ
）構造のＭ Ｔ Ｓ Ｆト：１′を有する半ｉｆｄ体集
積回に’ｌＧ装置σ）要部断面図、 第２図乃至第６図は、本発明の一実施例であろ■、Ｄ
ｏ ｔｉＶｔ造のＭ Ｉ Ｓ ＦＥ Ｔを有する半導主
梁積回路装置の８製造工程にＪ＝Ｃける要部断面図であ
る。
）構造のＭ Ｔ Ｓ Ｆト：１′を有する半ｉｆｄ体集
積回に’ｌＧ装置σ）要部断面図、 第２図乃至第６図は、本発明の一実施例であろ■、Ｄ
ｏ ｔｉＶｔ造のＭ Ｉ Ｓ ＦＥ Ｔを有する半導主
梁積回路装置の８製造工程にＪ＝Ｃける要部断面図であ
る。
図中、１・・半導体括板、４．４Ｂ、４Ｃ： 絶縁膜
、５・・・１ｗ、重層、５Ａ・・・多結晶シリコン膜、
５Ｂ高融点金属シリサイド膜、７，９・・・半導体領域
、８・・不純物導入用マスク、（ｉ・・保護膜、Ｑ・・
■、Ｆ）１）構造のＭ Ｉ Ｓ Ｆ Ｅ Ｔである。
、５・・・１ｗ、重層、５Ａ・・・多結晶シリコン膜、
５Ｂ高融点金属シリサイド膜、７，９・・・半導体領域
、８・・不純物導入用マスク、（ｉ・・保護膜、Ｑ・・
■、Ｆ）１）構造のＭ Ｉ Ｓ Ｆ Ｅ Ｔである。
へり
Claims (1)
- 【特許請求の範囲】 １、高融点金属シリサイド膜又は多結晶シリコン膜上部
に高融点金属シリサイド膜を設けて構成される導電層を
有する半導体集積回路装置であって、前記高融点金属シ
リサイド膜の表面に、酸素又は窒素プラズマ雰囲気中で
形成した保護膜が設けられてなることを特徴とする半導
体集積回路装置。 ２、前記保護膜は、酸化シリコン膜又は窒化シリコン膜
であることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 ３、前記保護膜は、前記導電層を形成した後に形成され
てなることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15813285A JPS6220374A (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15813285A JPS6220374A (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6220374A true JPS6220374A (ja) | 1987-01-28 |
Family
ID=15664976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15813285A Pending JPS6220374A (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220374A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202166A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置 |
| US5591999A (en) * | 1993-06-08 | 1997-01-07 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read only memory device with an improved memory cell pattern layout |
| US5672901A (en) * | 1990-06-28 | 1997-09-30 | International Business Machines Corporation | Structure for interconnecting different polysilicon zones on semiconductor substrates for integrated circuits |
-
1985
- 1985-07-19 JP JP15813285A patent/JPS6220374A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5672901A (en) * | 1990-06-28 | 1997-09-30 | International Business Machines Corporation | Structure for interconnecting different polysilicon zones on semiconductor substrates for integrated circuits |
| US5591999A (en) * | 1993-06-08 | 1997-01-07 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read only memory device with an improved memory cell pattern layout |
| JPH07202166A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置 |
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