JP3095912B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP3095912B2 JP3095912B2 JP04344475A JP34447592A JP3095912B2 JP 3095912 B2 JP3095912 B2 JP 3095912B2 JP 04344475 A JP04344475 A JP 04344475A JP 34447592 A JP34447592 A JP 34447592A JP 3095912 B2 JP3095912 B2 JP 3095912B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- well region
- semiconductor integrated
- resistance
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
係り、特に、ゲート電極表面及びソース・ドレイン領域
上にシリサイド層が形成された金属−絶縁膜−半導体構
造（以下、『ＭＩＳＦＥＴ』；Metal Insulator Semico
nductor Field Effect Transistor という）と、抵抗素
子と、を同一基板上に備えた入出力保護用半導体集積回
路装置に関する。
係り、特に、ゲート電極表面及びソース・ドレイン領域
上にシリサイド層が形成された金属−絶縁膜−半導体構
造（以下、『ＭＩＳＦＥＴ』；Metal Insulator Semico
nductor Field Effect Transistor という）と、抵抗素
子と、を同一基板上に備えた入出力保護用半導体集積回
路装置に関する。
【０００２】
【従来の技術】従来から、半導体装置では、入出力部の
保護回路として過大電圧を緩和する抵抗素子と、過大電
圧をクランプするためのクランプ用ＭＩＳＦＥＴと、を
同一基板上に備えた入出力保護用半導体集積回路装置が
用いられている。前記抵抗素子は、一般的に、ゲート電
極を構成する多結晶シリコン層や、ソース・ドレイン領
域となる拡散層を利用して形成され、５００〜２０００
Ω程度の抵抗値を有している。
保護回路として過大電圧を緩和する抵抗素子と、過大電
圧をクランプするためのクランプ用ＭＩＳＦＥＴと、を
同一基板上に備えた入出力保護用半導体集積回路装置が
用いられている。前記抵抗素子は、一般的に、ゲート電
極を構成する多結晶シリコン層や、ソース・ドレイン領
域となる拡散層を利用して形成され、５００〜２０００
Ω程度の抵抗値を有している。
【０００３】近年では、半導体装置の微細化及び高集積
化に伴い、ＭＩＳＦＥＴの微細化も行われており、ＭＩ
ＳＦＥＴの短チャネル化が行われ、ソース・ドレイン領
域が浅くなってきている。しかし前記ソース・ドレイン
領域を浅くすると、高抵抗となってしまい、トランジス
タの高速化を妨げるという問題があった。また、ゲート
電極も微細化されており、これに伴って低抵抗化が要請
されている。
化に伴い、ＭＩＳＦＥＴの微細化も行われており、ＭＩ
ＳＦＥＴの短チャネル化が行われ、ソース・ドレイン領
域が浅くなってきている。しかし前記ソース・ドレイン
領域を浅くすると、高抵抗となってしまい、トランジス
タの高速化を妨げるという問題があった。また、ゲート
電極も微細化されており、これに伴って低抵抗化が要請
されている。
【０００４】そこで、ゲート電極、ソース・ドレイン領
域の表面を全面シリサイド化し、当該ゲート電極、ソー
ス・ドレイン領域を低抵抗化するサリサイド技術が紹介
されている。しかしながら、前記サリサイド技術によ
り、ゲート電極、ソース・ドレイン領域を低抵抗化する
と、入出力保護用半導体集積回路装置において、本来、
入出力保護抵抗として高抵抗にすべき部分（前記多結晶
シリコン層や拡散層）も低抵抗となるという問題があっ
た。このため、入出力保護抵抗として必要な抵抗値を確
保するためには、抵抗として用いるシリサイド層を極め
て長く形成する必要があり、抵抗層に費やされる面積が
増大し、高集積化に支障を来すという問題があった。そ
して、特に、入出力端子数が極めて多い高集積度のＬＳ
Ｉ（Large ScaleIntegrated Circuit）では、前記抵抗
部分が占有する面積が増大し、集積度を低下させる原因
となっている。
域の表面を全面シリサイド化し、当該ゲート電極、ソー
ス・ドレイン領域を低抵抗化するサリサイド技術が紹介
されている。しかしながら、前記サリサイド技術によ
り、ゲート電極、ソース・ドレイン領域を低抵抗化する
と、入出力保護用半導体集積回路装置において、本来、
入出力保護抵抗として高抵抗にすべき部分（前記多結晶
シリコン層や拡散層）も低抵抗となるという問題があっ
た。このため、入出力保護抵抗として必要な抵抗値を確
保するためには、抵抗として用いるシリサイド層を極め
て長く形成する必要があり、抵抗層に費やされる面積が
増大し、高集積化に支障を来すという問題があった。そ
して、特に、入出力端子数が極めて多い高集積度のＬＳ
Ｉ（Large ScaleIntegrated Circuit）では、前記抵抗
部分が占有する面積が増大し、集積度を低下させる原因
となっている。
【０００５】そこで、特開昭６１−４３４６４号公報に
開示されているように、高抵抗化が必要である部分に
は、シリサイド層を形成するための高融点金属層を形成
する前に酸化膜を形成することで、前記シリサイド層の
形成を行わないことで必要な抵抗値を得る方法が紹介さ
れている。
開示されているように、高抵抗化が必要である部分に
は、シリサイド層を形成するための高融点金属層を形成
する前に酸化膜を形成することで、前記シリサイド層の
形成を行わないことで必要な抵抗値を得る方法が紹介さ
れている。
【０００６】
【発明が解決しようとする課題】しかしながら、特開昭
６１−４３４６４号公報に開示されている従来例は、シ
リサイド層を形成する部分としない部分とを分離するた
めのリソグラフィ工程を必要とし、工程数が増加して生
産性を低下させると共に、製造コストを増加させるとい
う問題があった。
６１−４３４６４号公報に開示されている従来例は、シ
リサイド層を形成する部分としない部分とを分離するた
めのリソグラフィ工程を必要とし、工程数が増加して生
産性を低下させると共に、製造コストを増加させるとい
う問題があった。
【０００７】本発明は、このような問題を解決すること
を課題とするものであり、工程数を増加することなく、
抵抗素子となる部分が微細化しても低抵抗化することを
防止することができ、且つ、保護能力が向上した半導体
集積回路装置を提供することを目的とするものである。
を課題とするものであり、工程数を増加することなく、
抵抗素子となる部分が微細化しても低抵抗化することを
防止することができ、且つ、保護能力が向上した半導体
集積回路装置を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】この目的を達成するた
め、請求項１に係る発明は、ゲート電極表面及びソース
・ドレイン領域上にシリサイド層が形成された金属−絶
縁膜−半導体構造と、抵抗素子と、を同一基板上に備え
た半導体集積回路装置において、前記抵抗素子は、ウエ
ル領域から構成されると共に、前記ウエル領域と同一導
電性を有する二つの高濃度導電層を有し、それら高濃度
導電層上にシリサイド層が形成されており、前記高濃度
導電層のそれぞれに形成された電極端子間上部の少なく
とも一部がフィールド酸化膜下部に位置し、前記フィー
ルド酸化膜下部の少なくとも一部に、前記ウエル領域と
逆導電性を有し且つその一部が当該ウエル領域の外部に
亘って形成された導電層領域を備えたことを特徴とする
半導体集積回路装置を提供するものである。
め、請求項１に係る発明は、ゲート電極表面及びソース
・ドレイン領域上にシリサイド層が形成された金属−絶
縁膜−半導体構造と、抵抗素子と、を同一基板上に備え
た半導体集積回路装置において、前記抵抗素子は、ウエ
ル領域から構成されると共に、前記ウエル領域と同一導
電性を有する二つの高濃度導電層を有し、それら高濃度
導電層上にシリサイド層が形成されており、前記高濃度
導電層のそれぞれに形成された電極端子間上部の少なく
とも一部がフィールド酸化膜下部に位置し、前記フィー
ルド酸化膜下部の少なくとも一部に、前記ウエル領域と
逆導電性を有し且つその一部が当該ウエル領域の外部に
亘って形成された導電層領域を備えたことを特徴とする
半導体集積回路装置を提供するものである。
【０００９】
【作用】請求項１に係る発明である半導体集積回路装置
は、抵抗素子がウエル領域から構成され、且つ、当該抵
抗素子の電極端子間上部の少なくとも一部がフィールド
酸化膜下部に位置した構造を有しているため、ゲート電
極表面及びソース・ドレイン領域上にシリサイド層を形
成する際に、前記抵抗層となる部分がシリサイド化され
ることがない。従って、前記抵抗素子が不必要に低抵抗
化することがないため、抵抗素子の微細化を達成するこ
とができる。
は、抵抗素子がウエル領域から構成され、且つ、当該抵
抗素子の電極端子間上部の少なくとも一部がフィールド
酸化膜下部に位置した構造を有しているため、ゲート電
極表面及びソース・ドレイン領域上にシリサイド層を形
成する際に、前記抵抗層となる部分がシリサイド化され
ることがない。従って、前記抵抗素子が不必要に低抵抗
化することがないため、抵抗素子の微細化を達成するこ
とができる。
【００１０】また、前記フィールド酸化膜下部には、前
記ウエル領域と逆導電性を有する導電層領域が形成され
ているため、抵抗層として用いるウエル層の導電部の厚
みを減少させることができる。従って、この抵抗層を一
層高抵抗化することができ、集積度をより向上すること
ができる。さらに、前記導電層領域は、その一部が前記
ウエル領域の外部に亘って形成されているため、当該導
電層領域は、当該ウエル領域を越えて半導体基板と接続
される。従って、前記ウエル領域と半導体基板との間の
接合における逆電圧のサージに対して、例えば、前記ウ
エル領域がｎ型であって、導電層領域領域がｐ型の場合
において、正の高電圧パルスが入力された場合、当該ｎ
型ウエルとｐ型導電層領域との間で降伏が起こり、高電
圧パルスを半導体基板側に逃がすことができる。このた
め、入出力保護回路の保護能力を向上することができ
る。
記ウエル領域と逆導電性を有する導電層領域が形成され
ているため、抵抗層として用いるウエル層の導電部の厚
みを減少させることができる。従って、この抵抗層を一
層高抵抗化することができ、集積度をより向上すること
ができる。さらに、前記導電層領域は、その一部が前記
ウエル領域の外部に亘って形成されているため、当該導
電層領域は、当該ウエル領域を越えて半導体基板と接続
される。従って、前記ウエル領域と半導体基板との間の
接合における逆電圧のサージに対して、例えば、前記ウ
エル領域がｎ型であって、導電層領域領域がｐ型の場合
において、正の高電圧パルスが入力された場合、当該ｎ
型ウエルとｐ型導電層領域との間で降伏が起こり、高電
圧パルスを半導体基板側に逃がすことができる。このた
め、入出力保護回路の保護能力を向上することができ
る。
【００１１】さらにまた、前記構造を有する半導体集積
回路装置を製造する際に、工程数が増加することがない
ため、製造コストの増加を抑制することができる。
回路装置を製造する際に、工程数が増加することがない
ため、製造コストの増加を抑制することができる。
【００１２】
【実施例】次に、本発明に係る一実施例について、図面
を参照して説明する。図１ないし図４は、本発明の実施
例に係る半導体集積回路装置の抵抗素子の製造工程を示
す部分断面図、図５は、本発明の実施例に係る半導体集
積回路装置の抵抗素子の平面図、図６は、本発明の実施
例に係る半導体集積回路装置の抵抗素子の入出力保護回
路を示す等価回路図である。
を参照して説明する。図１ないし図４は、本発明の実施
例に係る半導体集積回路装置の抵抗素子の製造工程を示
す部分断面図、図５は、本発明の実施例に係る半導体集
積回路装置の抵抗素子の平面図、図６は、本発明の実施
例に係る半導体集積回路装置の抵抗素子の入出力保護回
路を示す等価回路図である。
【００１３】図１に示す工程では、ｐ型半導体基板１
に、ｎ型不純物として、例えば、リンをイオン注入し、
ｎ型ウエル領域２を形成する。このｎ型ウエル領域２
は、本発明に係る半導体集積回路装置の抵抗素子となる
が、後の工程で行うシリサイド化の際に、シリサイド層
が形成されないため、低抵抗化することがなく、良好な
抵抗値を有した抵抗素子となることができる。
に、ｎ型不純物として、例えば、リンをイオン注入し、
ｎ型ウエル領域２を形成する。このｎ型ウエル領域２
は、本発明に係る半導体集積回路装置の抵抗素子となる
が、後の工程で行うシリサイド化の際に、シリサイド層
が形成されないため、低抵抗化することがなく、良好な
抵抗値を有した抵抗素子となることができる。
【００１４】次に、後にフィールド酸化膜４が形成され
る領域の一部に、前記リンのイオン注入に対して、高濃
度且つ低エネルギーで選択的にｐ型不純物として、例え
ば、ボロンをイオン注入し、この部分にｐ型高濃度導電
層５を形成する。この時、前記選択的なイオン注入は、
前記ｐ型不純物導電層５の一部が前記ｎ型ウエル領域２
の外部に亘って形成されるように行う。なお、このｐ型
高濃度導電層５形成のためのイオン注入は、チャネルス
トップを形成するためのイオン注入と同時に行うことが
できるため、工程が増加することがない。
る領域の一部に、前記リンのイオン注入に対して、高濃
度且つ低エネルギーで選択的にｐ型不純物として、例え
ば、ボロンをイオン注入し、この部分にｐ型高濃度導電
層５を形成する。この時、前記選択的なイオン注入は、
前記ｐ型不純物導電層５の一部が前記ｎ型ウエル領域２
の外部に亘って形成されるように行う。なお、このｐ型
高濃度導電層５形成のためのイオン注入は、チャネルス
トップを形成するためのイオン注入と同時に行うことが
できるため、工程が増加することがない。
【００１５】次いで、前記処理が終了したウエハに熱酸
化を行い、当該半導体基板１の素子分離領域に、膜厚が
４０００Å程度のフィールド酸化膜４を形成する。この
フィールド酸化膜４は、前記ｎ型ウエル領域２からなる
抵抗素子の電極端子間上部の少なくとも一部が、当該フ
ィールド酸化膜４下部に位置するように形成されてい
る。
化を行い、当該半導体基板１の素子分離領域に、膜厚が
４０００Å程度のフィールド酸化膜４を形成する。この
フィールド酸化膜４は、前記ｎ型ウエル領域２からなる
抵抗素子の電極端子間上部の少なくとも一部が、当該フ
ィールド酸化膜４下部に位置するように形成されてい
る。
【００１６】次に、このウエハ上の所望位置に、ゲート
電極（図示せず）を形成した後、このゲート電極をマス
クとして、前記半導体基板１にｎ型不純物としてリンを
イオン注入し、ｎ型高濃度導電層６を形成する。次い
で、図２に示す工程では、図１に示す工程で得たウエハ
の全面に、スパッタ法によりチタン膜を３００Å程度の
膜厚で形成する。次に、前記チタン膜が形成されたウエ
ハに６５０℃程度の加熱処理を行い、前記ゲート電極
（図示せず）表面及び半導体基板１上に形成されたチタ
ン膜をシリサイド化して、シリサイド層７を形成する。
一方、フィールド酸化膜２上に形成されたチタン膜は、
シリサイド化しないため、Ｈ2 Ｏ2 及びＮＨ4 ＯＨの混
合溶液を用いて選択的に除去する。このシリサイド化に
より、ゲート電極及びソース・ドレイン領域（拡散層）
の低抵抗化が達成される。
電極（図示せず）を形成した後、このゲート電極をマス
クとして、前記半導体基板１にｎ型不純物としてリンを
イオン注入し、ｎ型高濃度導電層６を形成する。次い
で、図２に示す工程では、図１に示す工程で得たウエハ
の全面に、スパッタ法によりチタン膜を３００Å程度の
膜厚で形成する。次に、前記チタン膜が形成されたウエ
ハに６５０℃程度の加熱処理を行い、前記ゲート電極
（図示せず）表面及び半導体基板１上に形成されたチタ
ン膜をシリサイド化して、シリサイド層７を形成する。
一方、フィールド酸化膜２上に形成されたチタン膜は、
シリサイド化しないため、Ｈ2 Ｏ2 及びＮＨ4 ＯＨの混
合溶液を用いて選択的に除去する。このシリサイド化に
より、ゲート電極及びソース・ドレイン領域（拡散層）
の低抵抗化が達成される。
【００１７】次いで、図３に示す工程では、図２に示す
工程で得たウエハの全面に、ＣＶＤ法により層間絶縁膜
１０を形成する。次に、前記層間絶縁膜１０をパターニ
ングして、コンタクト孔８を開口する。次に、図４に示
す工程では、図３に示す工程で得たウエハの全面に配線
層を形成した後これをパターニングし、配線９を形成す
る。
工程で得たウエハの全面に、ＣＶＤ法により層間絶縁膜
１０を形成する。次に、前記層間絶縁膜１０をパターニ
ングして、コンタクト孔８を開口する。次に、図４に示
す工程では、図３に示す工程で得たウエハの全面に配線
層を形成した後これをパターニングし、配線９を形成す
る。
【００１８】このようにして、特に、図４及び図５に示
すように、抵抗素子がｎ型ウエル領域２から構成される
と共に、当該抵抗素子の電極端子間上部の少なくとも一
部がフィールド酸化膜４下部に位置し、当該フィールド
酸化膜４下部の少なくとも一部に、一部が前記ｎ型ウエ
ル領域２の外部に亘って形成されたｐ型高濃度導電層５
を備えた半導体集積回路装置を得た。
すように、抵抗素子がｎ型ウエル領域２から構成される
と共に、当該抵抗素子の電極端子間上部の少なくとも一
部がフィールド酸化膜４下部に位置し、当該フィールド
酸化膜４下部の少なくとも一部に、一部が前記ｎ型ウエ
ル領域２の外部に亘って形成されたｐ型高濃度導電層５
を備えた半導体集積回路装置を得た。
【００１９】なお、本実施例では、ｐ型の半導体基板１
を用いたため、ｎ型ウエル領域２及びｐ型高濃度導電層
５を形成したが、ｎ型の半導体基板を用いてもよく、こ
の場合は、ｐ型ウエル領域及びｎ型高濃度導電層を形成
すればよい。また、本発明では、シリサイド化を行うた
めの金属としてチタン膜を形成したが、これに限らず、
シリサイド層を形成することが可能であれば、他の金属
を用いてもよい。
を用いたため、ｎ型ウエル領域２及びｐ型高濃度導電層
５を形成したが、ｎ型の半導体基板を用いてもよく、こ
の場合は、ｐ型ウエル領域及びｎ型高濃度導電層を形成
すればよい。また、本発明では、シリサイド化を行うた
めの金属としてチタン膜を形成したが、これに限らず、
シリサイド層を形成することが可能であれば、他の金属
を用いてもよい。
【００２０】
【発明の効果】以上説明したように、請求項１に係る発
明である半導体集積回路装置は、抵抗素子がウエル領域
から構成されると共に、当該抵抗素子の電極端子間上部
の少なくとも一部がフィールド酸化膜下部に位置した構
造を有しているため、ゲート電極表面及びソース・ドレ
イン領域上にシリサイド層を形成する際に、前記抵抗層
となる部分がシリサイド化されることがない。また、前
記フィールド酸化膜下部には、前記ウエル領域と逆導電
性を有する導電層領域が形成されているため、抵抗層と
して用いるウエル層の導電部の厚みを減少させることが
でき、抵抗層を一層高抵抗化することができる。
明である半導体集積回路装置は、抵抗素子がウエル領域
から構成されると共に、当該抵抗素子の電極端子間上部
の少なくとも一部がフィールド酸化膜下部に位置した構
造を有しているため、ゲート電極表面及びソース・ドレ
イン領域上にシリサイド層を形成する際に、前記抵抗層
となる部分がシリサイド化されることがない。また、前
記フィールド酸化膜下部には、前記ウエル領域と逆導電
性を有する導電層領域が形成されているため、抵抗層と
して用いるウエル層の導電部の厚みを減少させることが
でき、抵抗層を一層高抵抗化することができる。
【００２１】さらに、前記導電層領域は、その一部が前
記ウエル領域の外部に亘って形成されているため、当該
導電層領域は、当該ウエル領域を越えて半導体基板と接
続される。従って、前記ウエル領域と半導体基板との間
の接合における逆電圧のサージに対して、入出力保護回
路の保護能力を向上することができる。この結果、製造
工程数を増加することなく、前記抵抗素子は、最適な抵
抗値を得ることができ、集積度を向上することができる
と共に、半導体集積回路装置の寿命及び信頼性を向上す
ることができる。
記ウエル領域の外部に亘って形成されているため、当該
導電層領域は、当該ウエル領域を越えて半導体基板と接
続される。従って、前記ウエル領域と半導体基板との間
の接合における逆電圧のサージに対して、入出力保護回
路の保護能力を向上することができる。この結果、製造
工程数を増加することなく、前記抵抗素子は、最適な抵
抗値を得ることができ、集積度を向上することができる
と共に、半導体集積回路装置の寿命及び信頼性を向上す
ることができる。
【図１】本発明の実施例に係る半導体集積回路装置の抵
抗素子の製造工程を示す部分断面図である。
抗素子の製造工程を示す部分断面図である。
【図２】本発明の実施例に係る半導体集積回路装置の抵
抗素子の製造工程を示す部分断面図である。
抗素子の製造工程を示す部分断面図である。
【図３】本発明の実施例に係る半導体集積回路装置の抵
抗素子の製造工程を示す部分断面図である。
抗素子の製造工程を示す部分断面図である。
【図４】本発明の実施例に係る半導体集積回路装置の抵
抗素子の製造工程を示す部分断面図である。
抗素子の製造工程を示す部分断面図である。
【図５】本発明の実施例に係る半導体集積回路装置の抵
抗素子の平面図である。
抗素子の平面図である。
【図６】本発明の実施例に係る半導体集積回路装置の抵
抗素子の入出力保護回路を示す等価回路図である。
抗素子の入出力保護回路を示す等価回路図である。
１ 半導体基板 ２ ｎ型ウエル領域 ４ フィールド酸化膜 ５ ｐ型高濃度導電層 ６ ｎ型高濃度導電層 ７ シリサイド層 ８ コンタクト孔 ９ 配線 １０ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/822 H01L 27/04
Claims (1)
- 【請求項１】 ゲート電極表面及びソース・ドレイン領
域上にシリサイド層が形成された金属−絶縁膜−半導体
構造と、抵抗素子と、を同一基板上に備えた半導体集積
回路装置において、 前記抵抗素子は、ウエル領域から構成されると共に、前
記ウエル領域と同一導電性を有する二つの高濃度導電層
を有し、それら高濃度導電層上にシリサイド層が形成さ
れており、前記高濃度導電層のそれぞれに形成された電
極端子間上部の少なくとも一部がフィールド酸化膜下部
に位置し、前記フィールド酸化膜下部の少なくとも一部
に、前記ウエル領域と逆導電性を有し且つその一部が当
該ウエル領域の外部に亘って形成された導電層領域を備
えたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04344475A JP3095912B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04344475A JP3095912B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000183914A Division JP2001036022A (ja) | 2000-01-01 | 2000-06-20 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196692A JPH06196692A (ja) | 1994-07-15 |
| JP3095912B2 true JP3095912B2 (ja) | 2000-10-10 |
Family
ID=18369558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04344475A Expired - Fee Related JP3095912B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3095912B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7027176B2 (ja) * | 2018-01-22 | 2022-03-01 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1992
- 1992-12-24 JP JP04344475A patent/JP3095912B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06196692A (ja) | 1994-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US4517731A (en) | Double polysilicon process for fabricating CMOS integrated circuits | |
| JPS6298642A (ja) | 半導体集積回路装置の製造方法 | |
| JPS61194777A (ja) | 半導体集積回路装置 | |
| JPH01128568A (ja) | 半導体装置 | |
| JP3095912B2 (ja) | 半導体集積回路装置 | |
| JPH07321327A (ja) | 半導体装置及びその製造方法 | |
| JP3141446B2 (ja) | 半導体装置の製造方法 | |
| JPH01259560A (ja) | 半導体集積回路装置 | |
| JPH10335645A (ja) | シリサイドを利用したスイッチング素子及びその製造方法 | |
| JPS61267365A (ja) | 半導体装置 | |
| JP2001036022A (ja) | 半導体集積回路装置の製造方法 | |
| JP3350170B2 (ja) | 電力用ｍｏｓ型半導体装置及びその製造方法 | |
| JP2509173B2 (ja) | 相補型ｍｉｓｆｅｔを有する半導体集積回路装置の製造方法 | |
| JPH065696B2 (ja) | 半導体装置の製造方法 | |
| JP3353696B2 (ja) | 半導体装置の製造方法 | |
| JPH10284438A (ja) | 半導体集積回路及びその製造方法 | |
| JP3064003B2 (ja) | 半導体装置の製造方法 | |
| JP3380069B2 (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JPS63241965A (ja) | 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 | |
| JPS62203363A (ja) | 半導体装置の製造方法 | |
| JP2701828B2 (ja) | 半導体装置及びその製造方法 | |
| JPS60219771A (ja) | Ｍｏｓ形半導体装置の製造方法 | |
| KR0131722B1 (ko) | 반도체소자 및 그 제조방법 | |
| KR100503379B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |