JP3064003B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3064003B2 JP3064003B2 JP2302764A JP30276490A JP3064003B2 JP 3064003 B2 JP3064003 B2 JP 3064003B2 JP 2302764 A JP2302764 A JP 2302764A JP 30276490 A JP30276490 A JP 30276490A JP 3064003 B2 JP3064003 B2 JP 3064003B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関するものであ
り、特にMISFETを有する半導体装置の製造方法に関する
ものである。
り、特にMISFETを有する半導体装置の製造方法に関する
ものである。
〔従来の技術〕 MISFETを備えた半導体装置は、高集積化によって、そ
のゲート絶縁膜が薄膜化し、チャネル長が短縮化するた
めに、ドレイン領域近傍に高電界が生じる。このためホ
ットエレクトロンの発生が著しくなり、基板に流れる電
流、所謂基板電流の増大を招いていた。その結果、MISF
ETのしきい値電圧に経時的な電気的特性の劣化を生じて
いた。
のゲート絶縁膜が薄膜化し、チャネル長が短縮化するた
めに、ドレイン領域近傍に高電界が生じる。このためホ
ットエレクトロンの発生が著しくなり、基板に流れる電
流、所謂基板電流の増大を招いていた。その結果、MISF
ETのしきい値電圧に経時的な電気的特性の劣化を生じて
いた。
そこで、不純物濃度の高い半導体領域と不純物濃度の
低い半導体領域とダブルドレイン構造を形成し、MISFET
のドレイン領域近傍における高電界を緩和する方法が提
案されている。ダブルドレイン構造を形成するには例え
ば、リンをイオン注入して熱拡散させ、低濃度の不純物
領域を形成し、次にヒ素をイオン注入して高濃度の不純
物領域を形成するか、或いはリンとヒ素をほぼ同時にイ
オン注入し、拡散係数の違いから不純物濃度の高い半導
体領域と不純物濃度の低い半導体領域とを形成してい
る。
低い半導体領域とダブルドレイン構造を形成し、MISFET
のドレイン領域近傍における高電界を緩和する方法が提
案されている。ダブルドレイン構造を形成するには例え
ば、リンをイオン注入して熱拡散させ、低濃度の不純物
領域を形成し、次にヒ素をイオン注入して高濃度の不純
物領域を形成するか、或いはリンとヒ素をほぼ同時にイ
オン注入し、拡散係数の違いから不純物濃度の高い半導
体領域と不純物濃度の低い半導体領域とを形成してい
る。
一方、MISFETを備えた半導体集積回路は静電気による
電気的破壊を生じやすいが、ダブルドレイン構造のMISF
ETを採用すると静電気破壊耐圧が低下するという問題点
が生じていた。
電気的破壊を生じやすいが、ダブルドレイン構造のMISF
ETを採用すると静電気破壊耐圧が低下するという問題点
が生じていた。
このような問題点を解決するために特開昭61−120459
号、特開昭61−177769号及び特開昭61−177769号の各公
報には半導体集積回路の周辺部、すなわち外部入出力端
子に接続されるMISFETとしてシングルドレイン構造のMI
SFETを配置し、中央部、すなわちそのような端子に直接
接続されないようなMISFETとしてダブルドレイン構造の
MISFETを配置し、静電気破壊の生じやすい周辺部に静電
気破壊耐圧の高いシングルドレインを設け、中央部に基
板電流を抑えるダブルドレインを用いることが示されて
いる。すなわち、第３図に示すように静電気の印加され
やすい周辺部にはシングルドレイン構造のMISFETを配置
し静電気破壊耐圧を低下させないようにし、中央部は基
板電流の小さいダブルドレイン構造のMISFETを配置させ
るものである。
号、特開昭61−177769号及び特開昭61−177769号の各公
報には半導体集積回路の周辺部、すなわち外部入出力端
子に接続されるMISFETとしてシングルドレイン構造のMI
SFETを配置し、中央部、すなわちそのような端子に直接
接続されないようなMISFETとしてダブルドレイン構造の
MISFETを配置し、静電気破壊の生じやすい周辺部に静電
気破壊耐圧の高いシングルドレインを設け、中央部に基
板電流を抑えるダブルドレインを用いることが示されて
いる。すなわち、第３図に示すように静電気の印加され
やすい周辺部にはシングルドレイン構造のMISFETを配置
し静電気破壊耐圧を低下させないようにし、中央部は基
板電流の小さいダブルドレイン構造のMISFETを配置させ
るものである。
周辺部のシングルドレイン構造のMISFETは静電気破壊
耐圧の低下を生じないものの、基板電流が大きいという
点は従来のシングルドレイン構造と同様である。さらに
周辺部の回路は一般に入出力回路を形成することが多
く、そこに流れる電流自体が大きい。このため、周辺部
のMISFETはスナップバック電圧の低下やMISFETのゲート
酸化膜の劣化を引き起こしやすかった。
耐圧の低下を生じないものの、基板電流が大きいという
点は従来のシングルドレイン構造と同様である。さらに
周辺部の回路は一般に入出力回路を形成することが多
く、そこに流れる電流自体が大きい。このため、周辺部
のMISFETはスナップバック電圧の低下やMISFETのゲート
酸化膜の劣化を引き起こしやすかった。
本発明は、以上の点に鑑み基板電流を減少させ、しか
も外部入出力端子と接続される周辺部においても静電気
破壊耐圧の低下の少ない半導体装置を提供し、また半導
体装置を好適に製造することの出来る半導体装置の製造
方法を提供することを課題とするものである。
も外部入出力端子と接続される周辺部においても静電気
破壊耐圧の低下の少ない半導体装置を提供し、また半導
体装置を好適に製造することの出来る半導体装置の製造
方法を提供することを課題とするものである。
本発明は、第１導電型の第１半導体領域の主面部に絶
縁膜を介して導電層を設け、該導電層の両側部の該第１
半導体領域の主面部に第２導電型の第２半導体領域を設
け、更に該第２半導体領域にそってそれよりも不純物濃
度が低い第２導電型の第３半導体領域を設けてなる第１
及び第２のMISFETを有し、前記第１のMISFETは半導体装
置の中央部に配置され、前記第２のMISFETは半導体装置
の周辺部に配置され、該第２のMISFETは該第３半導体領
域の厚さが前記第１のMISFETより薄い半導体装置の製造
方法であって、 前記第２のMISFET形成領域をマスクで覆い、前記第１
のMISFET形成領域の第１半導体領域の主面部に、第１の
不純物を導入する工程と、 前記第２のMISFET形成領域のマスクを除去した後、前
記導入された第１の不純物を拡散する工程と、 前記第１のMISFET形成領域と前記第２のMISFET形成領
域との主面部に、第１の不純物を導入する工程と、 前記第１のMISFET形成領域と前記第２のMISFET形成領
域との主面部に、第１の不純物と拡散係数の異なる第２
の不純物を導入する工程と、 前記導入された第１及び第２の不純物を同時に拡散し
て第３半導体領域及び第２半導体領域を形成する工程と
を備えたことを特徴とする半導体装置の製造方法であ
る。
縁膜を介して導電層を設け、該導電層の両側部の該第１
半導体領域の主面部に第２導電型の第２半導体領域を設
け、更に該第２半導体領域にそってそれよりも不純物濃
度が低い第２導電型の第３半導体領域を設けてなる第１
及び第２のMISFETを有し、前記第１のMISFETは半導体装
置の中央部に配置され、前記第２のMISFETは半導体装置
の周辺部に配置され、該第２のMISFETは該第３半導体領
域の厚さが前記第１のMISFETより薄い半導体装置の製造
方法であって、 前記第２のMISFET形成領域をマスクで覆い、前記第１
のMISFET形成領域の第１半導体領域の主面部に、第１の
不純物を導入する工程と、 前記第２のMISFET形成領域のマスクを除去した後、前
記導入された第１の不純物を拡散する工程と、 前記第１のMISFET形成領域と前記第２のMISFET形成領
域との主面部に、第１の不純物を導入する工程と、 前記第１のMISFET形成領域と前記第２のMISFET形成領
域との主面部に、第１の不純物と拡散係数の異なる第２
の不純物を導入する工程と、 前記導入された第１及び第２の不純物を同時に拡散し
て第３半導体領域及び第２半導体領域を形成する工程と
を備えたことを特徴とする半導体装置の製造方法であ
る。
本発明によれば、第２のMISFETの第３半導体領域は第
１のMISFETの第３半導体領域に比べその厚さが薄い。従
って、第１のMISFETは基板電流を充分減少することがで
きると共に、第２のMISFETは静電気破壊耐圧をあまり低
下させることなく、基板電流を減少させることができ
る。第２のMISFETは静電気破壊が生じやすい半導体装置
の周辺部に配置して、外部入出力端子と電気的に接続さ
れ、第１のMISFETは基板電流を減少できるため中央部に
配置するようにする。従って、基板電流の減少と、外部
入出力端子へ接続される周辺部における静電気破壊耐圧
とのバランスが良い半導体装置を提供することができ
る。
１のMISFETの第３半導体領域に比べその厚さが薄い。従
って、第１のMISFETは基板電流を充分減少することがで
きると共に、第２のMISFETは静電気破壊耐圧をあまり低
下させることなく、基板電流を減少させることができ
る。第２のMISFETは静電気破壊が生じやすい半導体装置
の周辺部に配置して、外部入出力端子と電気的に接続さ
れ、第１のMISFETは基板電流を減少できるため中央部に
配置するようにする。従って、基板電流の減少と、外部
入出力端子へ接続される周辺部における静電気破壊耐圧
とのバランスが良い半導体装置を提供することができ
る。
以下、本発明を実施例に基づいて詳細に説明する。
第１図は本発明によって製造される半導体装置の実施
例を模式的に示す図である。以下各図において同じ構成
を示すものには同じ数字を付与し繰り返しの説明は省略
する。
例を模式的に示す図である。以下各図において同じ構成
を示すものには同じ数字を付与し繰り返しの説明は省略
する。
第１図において１は半導体装置の中央部に配置される
第１のMISFETであり、外部入出力端子に接続されないも
のである。２は半導体装置の外部入出力端子に接続され
る周辺部に配置される第２のMISFETである。
第１のMISFETであり、外部入出力端子に接続されないも
のである。２は半導体装置の外部入出力端子に接続され
る周辺部に配置される第２のMISFETである。
27は半導体基板、26は第１半導体領域、23はフィール
ド絶縁膜、22は絶縁膜、21は導電層、29は第２半導体領
域、25及び30は第３半導体領域、31は層間絶縁膜、32は
配線用アルミ（Al）膜である。
ド絶縁膜、22は絶縁膜、21は導電層、29は第２半導体領
域、25及び30は第３半導体領域、31は層間絶縁膜、32は
配線用アルミ（Al）膜である。
半導体基板27は例えば、Ｎ型のシリコン基板で４〜12
Ωcmのものが使用できる。半導体基板27の主面部に第１
半導体領域26が形成される。第１半導体領域26はＰ型の
半導体領域であり、所謂Ｐ−wellと呼ばれているもので
あり、周知の方法でボロン等の不純物を導入拡散して形
成される。Ｐ型の半導体基板を用いた場合は、well構造
とする必要はなく、半導体基板27が第１半導体領域とな
る。
Ωcmのものが使用できる。半導体基板27の主面部に第１
半導体領域26が形成される。第１半導体領域26はＰ型の
半導体領域であり、所謂Ｐ−wellと呼ばれているもので
あり、周知の方法でボロン等の不純物を導入拡散して形
成される。Ｐ型の半導体基板を用いた場合は、well構造
とする必要はなく、半導体基板27が第１半導体領域とな
る。
第１半導体領域26の主面部や境界にはMISFETを電気的
に分離するためのフィールド絶縁膜がLOCOS法等の周知
の技術により形成されている。また、第１半導体領域26
の主面部のMISFETを形成する領域には第１半導体領域26
を熱酸化して形成される絶縁膜22が設けられ、MISFETの
ゲート絶縁膜として用いられる。さらに絶縁膜22を介し
て導電層21が設けられており、導電層21は多結晶シリコ
ン層を形成し、次いでリンをドープした後、周知のエッ
チング技術により形成されるものであり、MISFETのゲー
トとして用いられる。
に分離するためのフィールド絶縁膜がLOCOS法等の周知
の技術により形成されている。また、第１半導体領域26
の主面部のMISFETを形成する領域には第１半導体領域26
を熱酸化して形成される絶縁膜22が設けられ、MISFETの
ゲート絶縁膜として用いられる。さらに絶縁膜22を介し
て導電層21が設けられており、導電層21は多結晶シリコ
ン層を形成し、次いでリンをドープした後、周知のエッ
チング技術により形成されるものであり、MISFETのゲー
トとして用いられる。
第２半導体領域29は例えばヒ素をイオン注入して形成
され、不純物濃度の高いＮ型の領域であり、所謂N+領域
である。また、第２半導体領域29はMISFETのドレイン・
ソース領域であって、拡散深さは本実施例ではおよそ0.
3μｍである。
され、不純物濃度の高いＮ型の領域であり、所謂N+領域
である。また、第２半導体領域29はMISFETのドレイン・
ソース領域であって、拡散深さは本実施例ではおよそ0.
3μｍである。
第３半導体領域25及び30は第２半導体領域29にそって
設けられ、第２半導体領域29より不純物濃度の低いＮ型
の領域であり、所謂N-領域である。第３半導体領域25及
び30は例えばリンが導入拡散され形成される。第３半導
体領域25及び30は共に同じ不純物が導入されたものであ
るので単一の半導体領域とみることができる。
設けられ、第２半導体領域29より不純物濃度の低いＮ型
の領域であり、所謂N-領域である。第３半導体領域25及
び30は例えばリンが導入拡散され形成される。第３半導
体領域25及び30は共に同じ不純物が導入されたものであ
るので単一の半導体領域とみることができる。
MISFET1及び２の上部には全面にわたって層間絶縁膜3
1が例えば、CVDによるSiO2で形成され、MISFETの接続の
ために配線用アルミ（Al）膜32が設けられている。
1が例えば、CVDによるSiO2で形成され、MISFETの接続の
ために配線用アルミ（Al）膜32が設けられている。
MISFET1とMISFET2は共に第２半導体領域29と第３半導
体領域を有するが、第３半導体領域の厚さは、MISFET1
に比べMISFET2はおよそ0.5倍である。
体領域を有するが、第３半導体領域の厚さは、MISFET1
に比べMISFET2はおよそ0.5倍である。
第２図に上記のような構造を有するMISFETを有する半
導体装置の製造方法を示す。
導体装置の製造方法を示す。
周知の方法で半導体基板27に第１半導体領域26を形成
し、フィールド酸化膜23を形成する。次に絶縁膜22を形
成したのち、例えば多結晶シリコン膜をCVDで形成し、
リンをドープして導電層21を形成する。
し、フィールド酸化膜23を形成する。次に絶縁膜22を形
成したのち、例えば多結晶シリコン膜をCVDで形成し、
リンをドープして導電層21を形成する。
まず、第２図Ａに示すように半導体装置の周辺部の静
電気破壊耐圧が低下しないMISFET2の形成領域をマスク3
1で覆い、第３半導体領域25を形成する不純物、例えば
リンを100keVのエネルギーで1.5×1.014cm-2の量をイオ
ン注入する。
電気破壊耐圧が低下しないMISFET2の形成領域をマスク3
1で覆い、第３半導体領域25を形成する不純物、例えば
リンを100keVのエネルギーで1.5×1.014cm-2の量をイオ
ン注入する。
次にマスク31を除去したのち、1000℃の炉中でイオン
注入されたリンを60分間拡散させ、第２図Ｂに示すよう
に第３半導体領域25を形成する。
注入されたリンを60分間拡散させ、第２図Ｂに示すよう
に第３半導体領域25を形成する。
次に第２図Ｃに示すようにリンを100keVのエネルギー
で1.5×1014cm-2の量をイオン注入し、続いてヒ素を75k
eVのエネルギーで５×1015cm-2の量をイオン注入する。
このときNch−MISFETを形成する領域すでにイオン注入
すればよく、従来のようにPch−MISFETの領域にマスク
すればよいため、余分な工程を加える必要はない。
で1.5×1014cm-2の量をイオン注入し、続いてヒ素を75k
eVのエネルギーで５×1015cm-2の量をイオン注入する。
このときNch−MISFETを形成する領域すでにイオン注入
すればよく、従来のようにPch−MISFETの領域にマスク
すればよいため、余分な工程を加える必要はない。
次にイオン注入されたリン及びヒ素を1000℃の炉中で
50分間熱拡散させるとそれぞれの不純物は拡散係数の違
いから第２図Ｄに示すようにヒ素による第２半導体領域
29とリンによる第３半導体領域30が形成される。このと
き第２半導体領域29はMISFET1及びMISFET2共に拡散深さ
およそ0.3μｍである。MISFET2の第３半導体領域30は表
面からおよそ0.4μｍ、すなわちその厚さおよそ0.1μｍ
である。一方、MISFET1の第３半導体領域25及び30、す
なわち不純物濃度の低いN-領域には1.5×1014cm-2及び
1.5×1014cm-2のリンが拡散され、前者は110分間拡散さ
れ、後者は50分間拡散され、その領域の拡散深さはおよ
そ0.5μｍであり、厚さはおよそ0.2μｍである。
50分間熱拡散させるとそれぞれの不純物は拡散係数の違
いから第２図Ｄに示すようにヒ素による第２半導体領域
29とリンによる第３半導体領域30が形成される。このと
き第２半導体領域29はMISFET1及びMISFET2共に拡散深さ
およそ0.3μｍである。MISFET2の第３半導体領域30は表
面からおよそ0.4μｍ、すなわちその厚さおよそ0.1μｍ
である。一方、MISFET1の第３半導体領域25及び30、す
なわち不純物濃度の低いN-領域には1.5×1014cm-2及び
1.5×1014cm-2のリンが拡散され、前者は110分間拡散さ
れ、後者は50分間拡散され、その領域の拡散深さはおよ
そ0.5μｍであり、厚さはおよそ0.2μｍである。
さらに層間絶縁膜31、配線用アルミ膜32等が設けら
れ、第１図の半導体装置が形成される。
れ、第１図の半導体装置が形成される。
このような方法で形成された半導体装置について、静
電気破壊耐圧強度と基板電流を示す表を表１に示す。表
１は外部出力端子に電圧をかけたとき素子が破壊される
割合と、ゲートに3.0Vの電圧をかけてドレインに7.0Vの
電圧をかけたときの基板電流を示す。
電気破壊耐圧強度と基板電流を示す表を表１に示す。表
１は外部出力端子に電圧をかけたとき素子が破壊される
割合と、ゲートに3.0Vの電圧をかけてドレインに7.0Vの
電圧をかけたときの基板電流を示す。
まず、従来用いられているダブルドレイン構造のMISF
ET（本実施例のMISFET1）では基板電流が3.6μＡに抑え
られているが、200Vで静電気破壊が生ずるものが現れ、
400V以上ではすべて劣化してしまう。一方、シングルド
レイン構造のMISFETは静電気破壊が生じないものの基板
電流はダブルドレインのそれよりかなり大きく、46.1μ
Ａである。
ET（本実施例のMISFET1）では基板電流が3.6μＡに抑え
られているが、200Vで静電気破壊が生ずるものが現れ、
400V以上ではすべて劣化してしまう。一方、シングルド
レイン構造のMISFETは静電気破壊が生じないものの基板
電流はダブルドレインのそれよりかなり大きく、46.1μ
Ａである。
本発明の製法で製造された拡散深さの薄いダブルドレ
イン構造のMISFET（本実施例のMISFET2）は600Vで静電
気破壊を生じるが、基板電流はシングルドレインのそれ
よりもかなり小さく、12.1μＡである。
イン構造のMISFET（本実施例のMISFET2）は600Vで静電
気破壊を生じるが、基板電流はシングルドレインのそれ
よりもかなり小さく、12.1μＡである。
本発明においては周辺は拡散深さの薄いダブルドレイ
ン構造のMISFETを用い、中央部は従来の拡散深さの大き
いMISFETを用いたため、前者は必要な静電気耐圧を有
し、且つ基板電流を抑えることが出来るようなダブルド
レイン構造であり、後者は基板電流を充分抑えることが
出来るようなダブルドレイン構造となる。
ン構造のMISFETを用い、中央部は従来の拡散深さの大き
いMISFETを用いたため、前者は必要な静電気耐圧を有
し、且つ基板電流を抑えることが出来るようなダブルド
レイン構造であり、後者は基板電流を充分抑えることが
出来るようなダブルドレイン構造となる。
本発明においては、周辺部のMISFET1の第３半導体領
域の厚さは中央部のMISFET2のそれに比べおよそ0.5倍と
したが、基板電流と静電気破壊耐圧のバランスを考慮し
て、それらが最適になるように不純物導入量と拡散時間
を設定することが望ましい。代表的な値としては例え
ば、周辺部のMISFETの不純物濃度の低い領域の厚さは、
中央部のそれに比べおよそ0.1〜0.8倍の間となるよう
に、不純物導入量と拡散時間を設定すればよい。
域の厚さは中央部のMISFET2のそれに比べおよそ0.5倍と
したが、基板電流と静電気破壊耐圧のバランスを考慮し
て、それらが最適になるように不純物導入量と拡散時間
を設定することが望ましい。代表的な値としては例え
ば、周辺部のMISFETの不純物濃度の低い領域の厚さは、
中央部のそれに比べおよそ0.1〜0.8倍の間となるよう
に、不純物導入量と拡散時間を設定すればよい。
〔発明の効果〕 本発明によれば、周辺は第３半導体領域の薄いダブル
ドレイン構造のMISFETを用い、中央部は従来のように第
３半導体領域の厚いMISFETを用いたため、前者は必要な
静電気耐圧の強度を有し、且つ基板電流を抑えることが
出来るようなダブルドレイン構造であり、後者は基板電
流を充分抑えることが出来るようなダブルドレイン構造
となる。また、上記のような構造の半導体装置も工程を
ほとんど増やさず形成することができる。
ドレイン構造のMISFETを用い、中央部は従来のように第
３半導体領域の厚いMISFETを用いたため、前者は必要な
静電気耐圧の強度を有し、且つ基板電流を抑えることが
出来るようなダブルドレイン構造であり、後者は基板電
流を充分抑えることが出来るようなダブルドレイン構造
となる。また、上記のような構造の半導体装置も工程を
ほとんど増やさず形成することができる。
【図面の簡単な説明】 第１図は本発明によって製造される半導体装置の実施例
を示す図、第２図は本発明の半導体装置の製造法の実施
例を示す図、第３図は従来の半導体装置を示す図であ
る。
を示す図、第２図は本発明の半導体装置の製造法の実施
例を示す図、第３図は従来の半導体装置を示す図であ
る。
Claims (1)
- 【請求項１】第１導電型の第１半導体領域の主面部に絶
縁膜を介して導電層を設け、該導電層の両側部の該第１
半導体領域の主面部に第２導電型の第２半導体領域を設
け、更に該第２半導体領域にそってそれよりも不純物濃
度が低い第２導電型の第３半導体領域を設けてなる第１
及び第２のMISFETを有し、前記第１のMISFETは半導体装
置の中央部に配置され、前記第２のMISFETは半導体装置
の周辺部に配置され、該第２のMISFETは該第３半導体領
域の厚さが前記第１のMISFETより薄い半導体装置の製造
方法であって、 前記第２のMISFET形成領域をマスクで覆い、前記第１の
MISFET形成領域の第１半導体領域の主面部に、第１の不
純物を導入する工程と、 前記第２のMISFET形成領域のマスクを除去した後、前記
導入された第１の不純物を拡散する工程と、 前記第１のMISFET形成領域と前記第２のMISFET形成領域
との主面部に、第１の不純物を導入する工程と、 前記第１のMISFET形成領域と前記第２のMISFET形成領域
との主面部に、第１の不純物と拡散係数の異なる第２の
不純物を導入する工程と、 前記導入された第１及び第２の不純物を同時に拡散して
第３半導体領域及び第２半導体領域を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302764A JP3064003B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302764A JP3064003B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04179162A JPH04179162A (ja) | 1992-06-25 |
| JP3064003B2 true JP3064003B2 (ja) | 2000-07-12 |
Family
ID=17912862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2302764A Expired - Lifetime JP3064003B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体装置の製造方法 |
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-
1990
- 1990-11-09 JP JP2302764A patent/JP3064003B2/ja not_active Expired - Lifetime
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| CN1316600C (zh) * | 2004-01-22 | 2007-05-16 | 株式会社东芝 | 半导体器件的制造方法 |
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