JPS6223134A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、高融点金属層またはそのシリサイド層を用いた導電
層を有する半導体集積回路装置に適用して有効な技術に
関するものである。

［背景技術］ 近年、Ｍ　Ｉ　Ｓ　ＦＥＴのゲート電極に高融点金属の
シリサイド層が用いられている。

一方、ゲート電極の側部には、不純物導入用マスク（サ
イドウオールともいう）が設けられる。

低濃度な半導体領域を形成するための不純物と、高濃度
な半導体領域を形成するための不純物を打ち別けるため
である。すなわち、ドレイン領域の端部の不純物濃度を
低くして、電界を緩和するためである。

本発明者は、前記不純物導入用マスクを形成する際に、
ゲート電極のシリサイド層にダメージが加わることを見
出した。前記不純物導入用マスクを、異方性のドライエ
ツチングで形成するからである。

なお、高融点金属を用いてゲート電極を形成する技術は
、アイ　イー　イー　イー　トランズアクションズ　オ
ン　エレクトロン　デバイセズ、３０巻、ナンバー１１
、ｐ１４９７〜ｐ１５０５゜１１月、１９８３年（ＩＥ
ＥＥ　　Ｔｒａｎｓａｃｔｉｏｎｓ　　Ｅｌｅｃｔｒｏ
ｎ　　Ｄｅｖｉｃｅｓ″’Ｐｒｏｐｅｒｔ　ｉｅｓ　　
ｏｆ　　Ｌｏｗ−Ｐｒｅｓｓｕｒｅ　　ＣＶＤ　　Ｔｕ
ｎｇｓｔｅｎ　　ｆｏｒＭＯ８ＶＬＳＩ　　Ｉｎｔｅｒ
ｃｏｎｎｅｃｔｉｏｎｓ”　Ｖｏｌ、ＥＤ−３０、Ｎｏ
、１１．１４９７−１５０５．ＮＯＶ、１９８３）　に
記載されている。

［発明の目的］ 本発明の目的は、半導体集積回路装置の信頼性を向上す
る技術を提供することにある。

本発明の他の目的は、高融点金属層またはそのシリサイ
ド層を用いる導電層の剥れを防止する技術を提供するこ
とにある。

本発明の他の目的は、導電層の抵抗値の増加を防止して
、半導体集積回路装置の電気的動作速度の高速化を図る
技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、高融点金属を用いた導電層の少なくとも上面
に薄い窒化シリコン膜またはシリコンリッチな酸化シリ
コン膜を形成して前記導電層の信頼性を向上するもので
ある。

以下、本発明の構成について、実施例とともに説明する
。

［実施例！］ 第１図乃至第５図は、ＭＩＳＦＥＴの製造工程における
断面図である。

実施例Ｉは高融点金属のシリサイド層を用いたゲート電
極５を薄い保護膜７で覆うことにより、前記ゲート電極
５の剥れを防止するものである。

第１図に示すように、Ｐ−型半導体基板ｌに周知の技術
によって順次、フィールド絶縁膜（ＳｉＯ□膜）２、Ｐ
＋型チャネルストッパ領域３、ゲート絶縁膜（ＳｉＯ２
膜）４を形成する。

次に、第２図に示すように、ゲート絶縁膜４の上に多結
晶シリコン層５Ａと、高融点金属、例えばタングステン
（Ｗ）のシリサイド層５Ｂとからなるゲート電極５を形
成する。多結晶シリコン層５Ａ及びシリサイド層５Ｂは
、例えばＣＶＤ法等によってゲート絶縁ｗＸ４及びフィ
ールド絶縁膜２上に順次積層する。パターニングは１例
えばレジストをマスクとしたドライエツチングによって
行えばよい、前記多結晶シリコン層５Ａには、リン（Ｐ
）あるいはヒ素（Ａｓ）等のｎ型不純物を含有させる。

また、シリサイド層５Ｂを形成するための前記高融点金
属としては、例えばタングステンに代えて、チタン（Ｔ
ｉ）、モリブデン（Ｍ　ｏ　）タンタル（Ｔａ）等を用
いることができる。なお。

前記シリサイド層５Ｂに代えて前記高融点金属層を用い
てもよい、ゲート電極５は、図示していないが、フィー
ルド絶縁膜２上を延在する導電層と一体に形成する。し
たがって、前記フィールド絶縁膜２上を延在する導電層
は、ゲート電極５と同様に、多結晶シリコン層５Ａと、
シリサイド層５Ｂとで構成される０次に、主にドレイン
領域の電界を緩和するためのｎ−型半導体領域６をイオ
ン打込みによって形成する。ゲート電極５がイオン打込
みのマスクとなる。不純物としては１例えばリンを用い
る。

次に、第３図に示すように、ゲート電極５を覆う薄い保
護膜７をＣＶＤ法等によって形成する。

この保護膜７は、後に不純物導入用マスク８を形成する
ためのエツチングから主にシリサイド層５Ｂを保護する
ためのものである。前記薄い保護膜７は、１００〜１０
００オングストローム（以下、［Ａ、　］と記述する）
程度の膜厚に形成すればよい。

本実施例では、薄い保護膜７として、窒化シリコン膜を
用いている。しかし、窒化シリコン膜に限定されるもの
ではなく、シリコンリッチな酸化シリコン膜（ＳｉＯｘ
：ｘは１〜２である）を用いてもよい。また、薄い保護
膜７はＣＶＤ法に限らず、プラズマＣＶＤ法、スパッタ
法等で形成してもよい。なお、この薄い保護［Ｉ！７を
形成した後に、ｎ−型半導体領域６を形成することもで
きる。

次に、第４図に示すように、ｎ＋型半導体領域９を形成
するためのイオン打込みのマスクとなる不純物導入用マ
スク（サイドウオールスペーサ）８をゲート電極５の側
部に形成する。この不純物導入用マスク８は、次のよう
にして形成する。まず、ＣＶＤ法等によって酸化シリコ
ン膜を薄い保護膜７の上面全域に形成する。次に、前記
酸化シリコン膜をのドライエツチング（反応性イオンエ
ツチング）によってその上面からエツチングして、シリ
サイド層５Ｂの上の薄い保護膜７を露出させる。このと
き、ゲート電極５の側部の酸化シリコン膜のみが残在す
るので、不純物導入用マスク８を形成することができる
。

エツチングガス中には、ＣＦ”、Ｆ＋等のイオンが含ま
れている。このため、シリサイド層５Ｂを露出したまま
で不純物導入用マスク８を形成すると、シリサイド層５
Ｂの上に前記イオンが被着する。一方、薄い保護膜７を
形成しない場合において、ゲート電極５から露出してい
るゲート絶縁膜４は、不純物導入用マスク８形成後に除
去し、再度形成する。不純物導入用マスク８形成時のエ
ツチングによって汚染されるからである。したがって、
不純物導入用マスク８形成後に半導体基板ｌの表面を酸
化する。ＣＦ”、Ｆ＋等のイオンが被着したシリサイド
層５Ｂでは、前記半導体基板１の表面を酸化する際に、
シリサイド層５Ｂが多結晶シリコン層５Ａから剥れる。

シリサイド層５Ｂの上面が急激に酸化されるからである
。

しかし、本実施例では、前記のようにシリサイド層５Ｂ
を薄い保護膜７で覆っである。このため、エツチングガ
ス中のイオンがシリサイド層５Ｂに被着することがない
。すなわち、半導体基板１の表面を酸化する際に、シリ
サイド層５Ｂが多結晶シリコン層５Ａから剥れることが
ない。

一方、シリサイド層５Ｂは、ＣＶＤ等によって堆積させ
たままではアモルファスなため、抵抗値が大きい、そこ
で、アニールを施こして多結晶化することにより、抵抗
値の低減を図っている。ところが、シリサイド層５Ｂの
上面を露出したままエツチングを行うと、多結晶化した
シリサイド層５Ｂがアモルファス状態にもどってしまう
。すなわち、抵抗値が増大する。シリサイド層５Ｂの上
面がエツチングを行うためのイオンによって叩かれるか
らである。

しかし、シリサイド層５Ｂを保護膜７で覆ったことによ
り、シリサイド層５Ｂがエツチング時にアモルファス化
することがない。すなわち、シリサイド層５Ｂの抵抗値
を低減することができる。

また、薄い保護膜７がゲート電極５全体を覆っているこ
とから、多結晶シリコン層５Ａ中の不純物がアニール工
程中に雰囲気中へ拡散してしまうことがない。すなわち
、多結晶シリコン層５Ａの抵抗値の増加を防止できる。

さらに、半導体基板ｌの表面のｎ１型半導体領域９とな
る部分の上のゲート絶縁膜４を薄い保護膜７で覆っであ
る。このため、不純物導入用マスク８形成時のエツチン
グによる前記ゲート絶縁膜４の汚染を防止できる。

前記不純物導入用マスク８を形成した後に、イオン打込
みによって、ｎ＋型半導体領域９を形成する。不純物と
しては１例えばヒ素を用いる。ゲート電ｔｆｉ　５から
露出しているゲート絶縁膜４及びその上の薄い保護膜７
がイオン打込みの際の緩衝膜となる。なお、不純物導入
用マスク８から露出している薄い保護膜７は、不純物導
入用マスク８を形成した後に除去しておいてもよい、エ
ッチングには１例えば熱リン酸を用いればよい。

次に、第５図に示すように、ＣＶＤ法等によってリンシ
リケートガラス（ＰＳＧ）等からなる絶縁膜１０を形成
する。次に、絶縁膜１０、薄い保護膜７及びゲート絶縁
膜４を選択的に除去して接続孔１１を形成する６ 絶縁膜１０の膜厚を半導体基板ｌ上の全域において完全
に均一に形成することは困難である。したがって接続孔
１１を形成するためのエツチングは、オーバエツチング
を施こす６薄い保護ｌｌｌ７を設けない場合において、
オーバエツチングを施こすと、ゲート絶縁膜４を除去し
た後にさらに半導体基板１をエツチングしてしまう、と
ころが、窒化シリコン膜またはシリコンリッチな酸化シ
リコン膜からなる薄い保護膜７と、絶縁膜１０とのエツ
チングレートが異る。したがって、薄い保護膜７がオー
バエツチングのストッパとなる。このため、前記オーバ
エツチングによって半導体基板ｌの表面がエツチングさ
れることがない。薄い保護膜７に窒化シリコン膜を用い
た場合には、接続孔１１となる部分の薄い保ｉ！！膜７
は、熱リン酸またはＢＨＦ等によって除去すればよい。

シリコンリッチなシリコン膜を用いた場合には、絶縁膜
ｌＯを除去するためのエツチングガスで除去することが
できる。

一方、薄い保護膜７の膜厚は、１００〜１０００　［Ａ
］程度と薄いため膜厚の均一性がよい。このため、薄い
保護膜７を除去するためのエツチングは、オーバエツチ
ングを必要としない。薄い保護［７を除去した後に、さ
らにゲート絶縁１１１４を除去して接続孔１１が完成す
る０次に、スパッタ法等によってアルミニュウム層から
なる導電層１２を形成して、本実施例の半導体集積回路
装置は完成する。

薄い保護膜７として窒化シリコン膜、特にプラズマＣＶ
Ｄ法による窒化シリコン膜を用いた場合において、前記
窒化シリコン膜は機械的強度が良好である。このため、
ゲート電極５及びゲート電極５と一体に形成した導電層
を締付けるようになる。この締付によって、エレクトロ
マイグレーションを低減することができる。

なお、ゲート電極５は、シリサイド層５Ｂまたは高融点
金属層のみで形成してもよい、すなわちシリサイド層５
Ｂまたは高融点金属層は、ゲート絶縁１１ｇ４に被着す
る。このシリサイド層５Ｂまたは高融点金属層が、前記
と同様にエツチングによってダメージを受けるとゲート
絶縁膜４から剥れる。しかし、本実施例によれば、シリ
サイド層５Ｂまたは高融点金属層がゲート絶縁膜４から
の剥れるのを防止できる。すなわち、ゲート絶縁膜４に
被着させたシリサイド層５Ｂまたは高融点金属層を覆っ
て薄い保護膜７を形成すればよい。

［実施例■コ 第６図は実施例■を説明するための製造工程におけるＭ
ＩＳＦＥＴの断面図である。

実施例■は、シリサイド層５Ｂの上面に薄い保護膜７を
設けて、体積収縮によるシリサイド層５Ｂの剥れを防止
したものである。

ゲート絶縁膜４を形成した後に、ＣＶＤ法等によってゲ
ート絶縁膜４及びフィールド絶縁膜２上の全面に多結晶
シリコン層５Ａを形成する。さらに多結晶シリコン層５
Ａの上面全域にシリサイド層５Ｂを形成する６次に、シ
リサイド層５Ｂの上面全域にＣＶＤ法等によって薄い保
護１ｌＳｌｉ７を形成する。薄い保護膜７としては、プ
ラズマＣＶＤ法による窒化シリコン膜が好ましい。機械
的強度が良好だからである。前記薄い保護膜７の上にレ
ジストからなるマスク１３を形成する。次に１例え１ｆ
ドライエツチングによって、薄い保護膜７、シリサイド
層５Ｂ、多結晶シリコン層５Ａを順次パターニングする
。前記パターニングの後、マスク１３を除去する。

実施例Ｉで述べたように、シリサイド層５Ｂの抵抗値を
低減するためには、アニールを必要とする。ところが、
このアニールによってシリサイド層５Ｂの体積が収縮す
る。この体積収縮によってシリサイド層５Ｂが多結晶シ
リコン層５Ａから剥れてしまう。しかし、シリサイド層
５Ｂ上面に薄い保護膜７を形成しておくことにより、前
記シリサイド、１５５Ｂの剥れを防ぐことができる。薄
い保護膜７がシリサイド層５Ｂの収縮を抑制するからで
ある。したがって、シリサイド層５Ｂの°剥れによるゲ
ート電Ｖ７Ａ５の抵抗値の増加がないので、ＭＩＳＦＥ
Ｔの電気的動作速度の高速化を図ることができる。

なお、実施例Ｉと同様にシリサイドＪ１５Ｂのみでゲー
ト電極５を形成してもよい。さらに、高融点金属層でゲ
ート電極５を形成してもよい。高融点金属層またはシリ
サイド層５Ｂのみからなるゲート電極５であっても、本
実施例は有効である。

ゲート電極５及び薄い保護膜７を形成した後に、実施例
Ｉにおいて説明した。ｎ−型半導体領域６、不純物導入
用マスク８．ｎ＋型半導体領域９．絶縁膜１０、接続孔
１１及び導電層１２を順次形成する。シリサイド層５Ｂ
の上面に薄い保！１［７を形成しであることから、不純
物導入用マスク８形成時のエツチングガスからシリサイ
ド層５Ｂの上面を保護できる。なお、不純物導入用マス
ク８及びｎ−型半導体領域６は必ずしも形成する必要は
ない。

［実施例■］ 第７図乃至第１２図は、半導体集積回路装置の製造工程
におけるＭ　Ｉ　Ｓ　ＦＥＴの断面図である。

実施例ｍは、薄い保護膜７をゲート電極５の側面及び上
面にのみに形成し、それ以外の領域には形成しないよう
にした。

第７図に示すように、多結晶シリコン層５Ａ、シリサイ
ド層５Ｂ及び薄い保護膜７を形成する。

これらは、実施例■と同様の方法で形成する。

次に、第８図に示すように、ａ化シリコン膜１４を形成
する。この酸化シリコン［１４は１次のようにして形成
する。まずＥＣＲ（エレクトロンサイクロトロン　レゾ
ナンス）による放電を利用したプラズマＣＶＤ法によっ
て酸化シリコン膜１４を、ゲート電極５及び薄い保護膜
７を覆って半導体基板１上の全域に形成する。前記ＥＣ
Ｒを利用して形成した膜は、ゲート電極５の側面等の段
差部に被着した部分のエツチングレートが平担部におけ
るものより大きい。このため、ウェットエツチングによ
ってゲー＋−ｍ　ｔＭ　５の側面に被着した酸化シリコ
ン膜１４を選択的に除去することができる。

次に、第９図に示すように、ＣＶＤ法による窒化シリコ
ン膜等を用いて薄い保護膜７を酸化シリコン膜１４上の
全域に形成する。ゲート電極５の露出している側面にも
薄い保護膜７が被着する。

次に、第１０図に示すように、酸化シリコン膜１４上の
薄い保護膜７を異方性エツチングによって除去する。ゲ
ート電極５の側面に被着した薄い保護膜７はエツチング
されない。前記エツチングによって酸化シリコン膜１４
の上面が露出する。

次に、第１１図に示すように、前記酸化シリコン膜１４
をエツチングして除去する。ゲート電極５の側面及び上
面が薄い保護膜７で覆われている。

次に、ｎ−型半導体領域６をイオン打込みによって形成
する。

次に、第１２図に示すように、ゲート電Ｆ＠５の側部に
不純物導入用マスク８を形成する。以下の工程は、実施
例Ｉのｎ＋型半導体領域９を形成する工程以後の工程と
同様である。

第１２図に示したように、不純物導入用マスク８とゲー
ト絶縁膜４との間に薄い保護膜７が介在していない。こ
のため、前記ゲート絶縁膜４と不純物導入用マスク８と
の間に、ホットキャリアがトラップされることがない、
したがって、前記トラップされたホットキャリアによる
しきい値電圧の変動がない。すなわち、ＭＩＳＦＥＴの
電気的特性が向上する。

一方、不純物導入用マスク８がゲート絶縁膜４に直接被
着している。不純物導入用マスク８及びゲート絶縁膜４
は、酸化シリコン膜からなる。このため、不純物導入用
マスク８とゲート絶縁膜４との熱膨張率は同じである。

すなわち、不純物導入用マスク８が、熱膨張差等によっ
て剥れることがない。したがって、不純物導入用マスク
８によって規定されるｎ＋型半導体領域９（第４図参照
）を半導体基板１の表面の所定部に形成することができ
る。すなわち、ＭＩ　Ｓ　Ｆ　Ｅ　Ｔの電気的特性が向
上する。

なお、前記の説明から容易に理解できるように、ゲート
電極Ｓを高融点金属層またはシリサイド層５Ｂのみで形
成した場合においも、同様の効果を得ることができる。

［効果コ 本願によって開示された新規な技術によれば。

次の効果を得ることができる。

（１）、多結晶シリコン層とこの上の高融点金属層また
は高融点金属のシリサイド層とで構成したゲート電極に
おいて、ゲート電極を窒化シリコン膜あるいはシリコン
リッチな酸化シリコン膜からなる薄い保護膜で覆ったこ
とにより、前記ゲート電極の側部に不純物導入用マスク
を形成するためのエツチング時に、前記高融点金属層ま
たはシリサイド層の上面が露出することがないので、前
記高融点金属層またはシリサイド層の上面をエツチング
ガスから保護することができる。

（２）、前記（１）により、前記高融点金属層またはシ
リサイド層が酸化工程中に急激に酸化されて多結層シリ
コン層から剥れることがないので、Ｍ　Ｉ　Ｓ　ＦＥＴ
の信頼性を向上することができる。

（３）、前記（１）により、高融点金属層またはシリサ
イド層がエツチングガス中のイオンによって叩れてアモ
ルファス化することがないので、ゲート電極の抵抗値を
低減することができる。

（４）、前記（３）により、半導体集積回路装置の電気
的動作速度を向上することができる。

（５）、前記（１）により、前記ゲート電極を構成する
ための多結晶シリコン層中に含まれている不純物が、ア
ニール工程中に雰囲気中に拡散することがないので、前
記ゲート電極の抵抗値を低減することができる。

（６）、前記（５）により、半導体集積回路装置の電気
的動作速度をさらに向上することができる。

（７）、前記（１）により、ゲート電極及びこのゲート
電極と一体に形成される導電層を前記薄い保護膜で締付
ておくことができるので、前記ゲート電極及び導電層の
エレクトロマイグレーションを低減することができる。

（８）、前記ゲート電極を構成する高融点金属層または
シリサイド層の少なくとも上面に窒化シリコン膜あるい
はシリコンリッチな酸化シリコン膜からなる薄い保護膜
を形成したことにより、前記薄い保護膜が高融点金属層
またはシリサイド層の体積収縮を抑制するので、前記高
融点金属層またはシリサイド層の剥れを防止してＭＩＳ
ＦＥＴの信頼性を向上することができる。

（９）、前記不純物導入用マスクをゲート電極の側面及
び上面にのみ形成し、不純物導入用マスクとゲート絶縁
膜との間には前記薄い保護膜を形成しないことにより、
不純物導入用マスクとゲート絶縁膜との間にホットキャ
リアがトラップされることがないので、そのホットキャ
リアによるＭＩＳＦＥＴのしきい値の変動を防止して電
気的特性を向上することができる。

（１０）、前記（９）により、不純物導入用マスクがそ
れと同様の熱膨張率を有するゲート絶縁膜に被着するの
で、不純物導入用マスクの剥れを防止してＭＩＳＦＥＴ
の信頼性を向上することができる。

以上、本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなくその要旨
を逸脱しない範囲において種々変形可能であることはい
うまでもない。

【図面の簡単な説明】

第１図乃至第５図は実施例■を説明するための製造工程
におけるＭＩＳＦＥＴの断面図である。 第６図は実施例■を説明するための製造工程におけるＭ
ＩＳＦＥＴの断面図である。 第７図乃至第１２図は実施例■を説明するための製造工
程におけるＭＩＳＦＥＴの断面図である。 ｌ・・・半導体基板、２・・・フィールド絶縁膜、３・
・・チャネルストッパ領域、４，７．８．１０．１４・
・・絶縁膜、５．５Ａ、５Ｂ、１２・・・導電層、６．
９・・・半導体領域、１１・・・接続孔、１３・・・レ
ジストマスク。 第　　１　　図 第　　２　　図 、〒 第　　３　　図 δ 第　　４　　図 第５図 第　　６　　図 第　　８　　図 り 第　　９　　図 δ 第１０図 第１１図 第　　１２　図

Claims (1)

1. 【特許請求の範囲】 １、導電層に高融点金属層または前記高融点金属のシリ
   サイド層を用いる半導体集積回路装置の製造方法であっ
   て、前記導電層の少なくとも上面に薄い保護膜を形成す
   ることを特徴とする半導体集積回路装置の製造方法。 ２、前記導電層はＭＩＳＦＥＴのゲート電極と一体に形
   成する特許請求の範囲第１項記載の半導体集積回路装置
   の製造方法。 ３、前記薄い保護膜は窒化シリコン膜またはシリコンリ
   ッチな酸化シリコン膜からなり、その膜厚が１００〜１
   ０００オングストローム程度である特許請求の範囲第１
   項記載の半導体集積回路装置の製造方法。 ４、前記導電層は多結晶シリコン層とこの上の高融点金
   属層またはそのシリサイド層とで形成する特許請求の範
   囲第１項記載の半導体集積回路装置の製造方法。 ５、前記ＭＩＳＦＥＴのゲート電極となる導電層の側部
   に不純物導入用マスクを形成する特許請求の範囲第１項
   記載の半導体集積回路装置の製造方法。 ６、前記不純物導入用マスクはＣＶＤ法又はスパッタ法
   で形成した酸化シリコン膜をその上面から異方性エッチ
   ングによってエッチングして形成する特許請求の範囲第
   １項記載の半導体集積回路装置の製造方法。