JPH11233527A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH11233527A JPH11233527A JP3558098A JP3558098A JPH11233527A JP H11233527 A JPH11233527 A JP H11233527A JP 3558098 A JP3558098 A JP 3558098A JP 3558098 A JP3558098 A JP 3558098A JP H11233527 A JPH11233527 A JP H11233527A
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- semiconductor substrate
- insulating film
- semiconductor device
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 ＭＥＳＦＥＴのゲート電極の侵食や破損を防
止する。 【解決手段】 半導体基板２０１上に開口を有するＳｉ
Ｏ２０２を形成し、このＳｉＯ２０２上にＳｉＮ２０５
を形成し、ＳｉＯ２０２の開口の縁以外の領域に形成さ
れたＳｉＮ２０５をエッチングにより除去し、その後、
半導体基板２０１上に第１の金属層２０７を形成し、続
いてこの第１の金属層２０７上であって、ＳｉＯ２０２
の開口上に相当する部分に第２の金属層２１０を形成
し、この第２の金属層２１０をマスクとして第１の金属
層２０７をエッチングにより除去し、ＳｉＯ２０２の開
口の縁に形成されたＳｉＮ２０を残してＳｉＯ２０２を
エッチングにより選択除去することにより半導体装置を
製造する。
止する。 【解決手段】 半導体基板２０１上に開口を有するＳｉ
Ｏ２０２を形成し、このＳｉＯ２０２上にＳｉＮ２０５
を形成し、ＳｉＯ２０２の開口の縁以外の領域に形成さ
れたＳｉＮ２０５をエッチングにより除去し、その後、
半導体基板２０１上に第１の金属層２０７を形成し、続
いてこの第１の金属層２０７上であって、ＳｉＯ２０２
の開口上に相当する部分に第２の金属層２１０を形成
し、この第２の金属層２１０をマスクとして第１の金属
層２０７をエッチングにより除去し、ＳｉＯ２０２の開
口の縁に形成されたＳｉＮ２０を残してＳｉＯ２０２を
エッチングにより選択除去することにより半導体装置を
製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、近年、高周波数帯
を用いた通信用デバイスとして用いられている化合物半
導体を用いたＭＥＳＦＥＴの構造及び製造方法に関する
ものである。
を用いた通信用デバイスとして用いられている化合物半
導体を用いたＭＥＳＦＥＴの構造及び製造方法に関する
ものである。
【０００２】
【従来の技術】以下、従来の半導体装置の製造方法につ
いて図１を用いて説明する。
いて図１を用いて説明する。
【０００３】まず、図１（ａ）および（ｂ）に示すよう
に、ＭＥＳＦＥＴを形成する半導体基板１０１上に、第
１の絶縁膜ＳｉＯ１０２を堆積する。
に、ＭＥＳＦＥＴを形成する半導体基板１０１上に、第
１の絶縁膜ＳｉＯ１０２を堆積する。
【０００４】次に、図１（ｃ）に示すように、ゲートを
形成べき領域（以下ゲート形成領域）に、通常のｉ線を
用いたフォトリソグラフィーによって開口したレジスト
マスクを塗布し、前記ＳｉＯ１０２を、例えばＣＦ4ガ
スの反応性イオン１０４によって異方的にエッチング
し、半導体基板１０１を露出する。次に、このレジスト
１０３をアセトン、メタノールのような有機溶剤とＯ2
プラズマによる灰化により完全に除去する。
形成べき領域（以下ゲート形成領域）に、通常のｉ線を
用いたフォトリソグラフィーによって開口したレジスト
マスクを塗布し、前記ＳｉＯ１０２を、例えばＣＦ4ガ
スの反応性イオン１０４によって異方的にエッチング
し、半導体基板１０１を露出する。次に、このレジスト
１０３をアセトン、メタノールのような有機溶剤とＯ2
プラズマによる灰化により完全に除去する。
【０００５】次に図１（ｅ）に示すように全面に、第１
の絶縁膜と同じＳｉＯ１０５を堆積する。続いて、図１
（ｆ）に示すように半導体基板１０１が露出するよう
に、ＳｉＯ１０５を、例えばＣＦ4ガスの反応性イオン
１０６によって、異方的に全面をエッチングする。半導
体基板１０１の露出した開口幅は、第１の絶縁膜ＳｉＯ
１０２の膜厚と、レジストマスク１０３の開口幅、そし
てＳｉＯ１０５の膜厚によって決定されるが、ｉ線を用
いたフォトリソグラフィーでは不可能な微細な寸法を得
ることができる。この側壁を用いた微細パターン形成方
法は、装置の高価さとスループットの悪さから生産コス
トの高い電子ビームを用いた直接描画法を用いることな
く、微細な寸法の開口幅が形成できるためよく用いられ
てきたものである。
の絶縁膜と同じＳｉＯ１０５を堆積する。続いて、図１
（ｆ）に示すように半導体基板１０１が露出するよう
に、ＳｉＯ１０５を、例えばＣＦ4ガスの反応性イオン
１０６によって、異方的に全面をエッチングする。半導
体基板１０１の露出した開口幅は、第１の絶縁膜ＳｉＯ
１０２の膜厚と、レジストマスク１０３の開口幅、そし
てＳｉＯ１０５の膜厚によって決定されるが、ｉ線を用
いたフォトリソグラフィーでは不可能な微細な寸法を得
ることができる。この側壁を用いた微細パターン形成方
法は、装置の高価さとスループットの悪さから生産コス
トの高い電子ビームを用いた直接描画法を用いることな
く、微細な寸法の開口幅が形成できるためよく用いられ
てきたものである。
【０００６】半導体基板１０１が露出された後、図１
（ｇ）に示すようにＷＳｉ１０７を全面にスパッタ蒸着
し、続いて図１（ｈ）に示すように次工程のメッキの際
に種金属になるＴｉとＡｕ１０８を全面に連続的に蒸着
する。Ｔｉは下層のＷＳｉとの密着性の向上のために堆
積しする。次に図１（ｉ）に示すように半導体基板の露
出開口幅よりも広い開口幅をもつフォトレジスト１０９
を塗布し、それをマスクに、メッキ法によってＡｕ１１
０を成長させる。このＡｕの堆積は、ＷＳｉの電気抵抗
が大きいため、ゲート長０．５ｕｍ以下の微細ゲートに
おいては、ゲート抵抗が大きくなり、ゲート抵抗の増大
による高周波特性の劣化を防ぐ目的で行う。次にこのレ
ジスト１０９を有機溶剤とＯ2プラズマによる灰化で除
去する。次に、メッキしたＡｕ１１０をマスクに下層の
ＴｉとＡｕ１０８をＡｒイオン１１１によるミリングで
除去し、ＷＳｉ１０７をＣＦ４の反応性イオン１１２で
エッチングして除去する。上記工程の場合は、ＷＳｉの
上層に種金属を堆積し、次にＡｕをゲート形成領域にメ
ッキ法で成長したが、ＷＳｉ上にゲート形成領域に開口
をもつ厚膜のフォトレジストパターンを塗布し、Ｔｉと
Ａｕを連続的に蒸着し、レジストを除去し、マスクにな
るＡｕを形成しても良い。このようにして、図１（ｌ）
に示すように第１の絶縁膜のＳｉＯ１０２が露出する。
以上の工程によって、ゲート電極が形成されたが、ゲー
ト電極と半導体基板間に厚い絶縁膜ＳｉＯ１０２が存在
すると、ゲート電極の浮遊容量が大きくなり、高周波特
性の負の要因となる。そこで図１（ｍ）に示すように容
量を低減するため、ゲート電極形成に用いたＳｉＯ１０
２と側壁のＳｉＯ１０５を緩衝弗酸溶液によって全て除
去する。続いて、図１（ｎ）に示すように、オーミック
電極をソース部とドレイン部に形成する。ソース部とド
レイン部にフォトレジストを塗布し、ＡｕＧｅ／Ｎｉ／
Ａｕ１１３を蒸着し、レジストを除去した後、４５０℃
で１０分程度の熱処理によって合金化してオーミック電
極を形成する。以上の工程によりＭＥＳＦＥＴが形成さ
れる。
（ｇ）に示すようにＷＳｉ１０７を全面にスパッタ蒸着
し、続いて図１（ｈ）に示すように次工程のメッキの際
に種金属になるＴｉとＡｕ１０８を全面に連続的に蒸着
する。Ｔｉは下層のＷＳｉとの密着性の向上のために堆
積しする。次に図１（ｉ）に示すように半導体基板の露
出開口幅よりも広い開口幅をもつフォトレジスト１０９
を塗布し、それをマスクに、メッキ法によってＡｕ１１
０を成長させる。このＡｕの堆積は、ＷＳｉの電気抵抗
が大きいため、ゲート長０．５ｕｍ以下の微細ゲートに
おいては、ゲート抵抗が大きくなり、ゲート抵抗の増大
による高周波特性の劣化を防ぐ目的で行う。次にこのレ
ジスト１０９を有機溶剤とＯ2プラズマによる灰化で除
去する。次に、メッキしたＡｕ１１０をマスクに下層の
ＴｉとＡｕ１０８をＡｒイオン１１１によるミリングで
除去し、ＷＳｉ１０７をＣＦ４の反応性イオン１１２で
エッチングして除去する。上記工程の場合は、ＷＳｉの
上層に種金属を堆積し、次にＡｕをゲート形成領域にメ
ッキ法で成長したが、ＷＳｉ上にゲート形成領域に開口
をもつ厚膜のフォトレジストパターンを塗布し、Ｔｉと
Ａｕを連続的に蒸着し、レジストを除去し、マスクにな
るＡｕを形成しても良い。このようにして、図１（ｌ）
に示すように第１の絶縁膜のＳｉＯ１０２が露出する。
以上の工程によって、ゲート電極が形成されたが、ゲー
ト電極と半導体基板間に厚い絶縁膜ＳｉＯ１０２が存在
すると、ゲート電極の浮遊容量が大きくなり、高周波特
性の負の要因となる。そこで図１（ｍ）に示すように容
量を低減するため、ゲート電極形成に用いたＳｉＯ１０
２と側壁のＳｉＯ１０５を緩衝弗酸溶液によって全て除
去する。続いて、図１（ｎ）に示すように、オーミック
電極をソース部とドレイン部に形成する。ソース部とド
レイン部にフォトレジストを塗布し、ＡｕＧｅ／Ｎｉ／
Ａｕ１１３を蒸着し、レジストを除去した後、４５０℃
で１０分程度の熱処理によって合金化してオーミック電
極を形成する。以上の工程によりＭＥＳＦＥＴが形成さ
れる。
【０００７】続いて、図１（ｏ）に示すように、半導体
装置の表面の保護のため、誘電率が小さくかつ耐湿性に
優れた絶縁膜ＳｉＯＮ１１４を薄く堆積する。以上の工
程によって、高信頼性金属ＷＳｉを材料としたゲート長
０．５ｕｍ以下の低抵抗微細ゲートが形成される。
装置の表面の保護のため、誘電率が小さくかつ耐湿性に
優れた絶縁膜ＳｉＯＮ１１４を薄く堆積する。以上の工
程によって、高信頼性金属ＷＳｉを材料としたゲート長
０．５ｕｍ以下の低抵抗微細ゲートが形成される。
【０００８】
【発明が解決しようとする課題】しかしながら、この従
来半導体装置には、次の二つの課題があった。
来半導体装置には、次の二つの課題があった。
【０００９】一つは、ＷＳｉの側面のＳｉＯを緩衝弗酸
溶液で除去するときに、ゲートの側面が腐食され、半導
体基板とのショットキー特性が劣化するという課題であ
る。
溶液で除去するときに、ゲートの側面が腐食され、半導
体基板とのショットキー特性が劣化するという課題であ
る。
【００１０】もう一つは、高周波特性のさらなる向上を
目的として、ゲート長を０．１ｕｍ程度に極微細化する
と、ゲートの軸部が傘部を支えることができなくなり、
ゲートが倒れるという課題である。
目的として、ゲート長を０．１ｕｍ程度に極微細化する
と、ゲートの軸部が傘部を支えることができなくなり、
ゲートが倒れるという課題である。
【００１１】
【課題を解決するための手段】本発明は、半導体基板
と、この半導体基板上に形成され、軸部と傘部とを有す
るゲート電極と、前記軸部の側面に形成された絶縁体
と、前記ゲート電極の傘部と前記半導体基板との間の空
隙とを有するものであり、絶縁体がゲート電極の軸部を
保護しているため、ゲートの機械的強度が増す。
と、この半導体基板上に形成され、軸部と傘部とを有す
るゲート電極と、前記軸部の側面に形成された絶縁体
と、前記ゲート電極の傘部と前記半導体基板との間の空
隙とを有するものであり、絶縁体がゲート電極の軸部を
保護しているため、ゲートの機械的強度が増す。
【００１２】
【発明の実施の形態】以下に、本発明の半導体装置及び
その製造方法についての一実施例を図２を参照しながら
説明する。
その製造方法についての一実施例を図２を参照しながら
説明する。
【００１３】まず、図２（ａ）および（ｂ）に示すよう
に、半導体基板２０１上の全面に第１の絶縁膜ＳｉＯ２
０２を堆積する。次に図２（ｃ）に示すように、ゲート
形成領域に、通常のｉ線露光を用いたフォトリソグラフ
ィーによって開口したフォトレジスト２０３をマスクと
し、前記ＳｉＯ２０２を、例えばＣＦ４ガスの反応性イ
オン２０４によって異方的にエッチングし、半導体基板
２０１を露出する。次に図２（ｄ）に示すように、この
フォトレジスト２０３を有機溶剤とＯ２プラズマによる
灰化により除去した後、図２（ｅ）に示すように全面に
第２の絶縁膜ＳｉＮ２０５を堆積する。続いて図２
（ｆ）に示すように、半導体基板２０１が露出するよう
に、ＳｉＮ２０５を例えばＣＦ４ガスの反応性イオン２
０６によって異方的にエッチングする。これにより、ゲ
ート長となる微細な寸法の開口幅で半導体基板２０１が
露出する。次に、図２（ｇ）に示すように第１の金属層
であるＷＳｉ２０７を全面にスパッタ蒸着し、続いて、
図２（ｈ）に示すようにメッキの種金属になるＴｉとＡ
ｕ２０８を連続的に全面に蒸着する。次に図２（ｉ）に
示すように前記半導体基板２０１の露出開口幅よりも広
い開口幅をもつフォトレジスト２０９を塗布しそれをマ
スクに、メッキ法によって第２の金属層であるＡｕ２１
０を成長させる。次に、図２（ｊ）に示すように、この
レジスト２０９を有機溶剤とＯ２プラズマによるアッシ
ングにより除去した後、図２（ｋ）に示すようにメッキ
したＡｕ２１０をマスクに、Ｔｉ／Ａｕ２０８をＡｒイ
オン２１１でミリングして除去し，ＷＳｉ２０７を例え
ばＣＦ4の反応性イオン２１２でエッチングして除去
し、図２（ｌ）に示すようにＳｉＯ２０２を露出させ
る。このとき形成されているＷＳｉ２０７とＴｉ／Ａｕ
２０８とＡｕ２１０とは、ゲート電極を構成しており、
またゲート電極全体として傘状の形状をなしており、ゲ
ート電極のうち、ＳｉＯ２０２に接した部分近傍を軸
部、その上方部分を傘部とする。
に、半導体基板２０１上の全面に第１の絶縁膜ＳｉＯ２
０２を堆積する。次に図２（ｃ）に示すように、ゲート
形成領域に、通常のｉ線露光を用いたフォトリソグラフ
ィーによって開口したフォトレジスト２０３をマスクと
し、前記ＳｉＯ２０２を、例えばＣＦ４ガスの反応性イ
オン２０４によって異方的にエッチングし、半導体基板
２０１を露出する。次に図２（ｄ）に示すように、この
フォトレジスト２０３を有機溶剤とＯ２プラズマによる
灰化により除去した後、図２（ｅ）に示すように全面に
第２の絶縁膜ＳｉＮ２０５を堆積する。続いて図２
（ｆ）に示すように、半導体基板２０１が露出するよう
に、ＳｉＮ２０５を例えばＣＦ４ガスの反応性イオン２
０６によって異方的にエッチングする。これにより、ゲ
ート長となる微細な寸法の開口幅で半導体基板２０１が
露出する。次に、図２（ｇ）に示すように第１の金属層
であるＷＳｉ２０７を全面にスパッタ蒸着し、続いて、
図２（ｈ）に示すようにメッキの種金属になるＴｉとＡ
ｕ２０８を連続的に全面に蒸着する。次に図２（ｉ）に
示すように前記半導体基板２０１の露出開口幅よりも広
い開口幅をもつフォトレジスト２０９を塗布しそれをマ
スクに、メッキ法によって第２の金属層であるＡｕ２１
０を成長させる。次に、図２（ｊ）に示すように、この
レジスト２０９を有機溶剤とＯ２プラズマによるアッシ
ングにより除去した後、図２（ｋ）に示すようにメッキ
したＡｕ２１０をマスクに、Ｔｉ／Ａｕ２０８をＡｒイ
オン２１１でミリングして除去し，ＷＳｉ２０７を例え
ばＣＦ4の反応性イオン２１２でエッチングして除去
し、図２（ｌ）に示すようにＳｉＯ２０２を露出させ
る。このとき形成されているＷＳｉ２０７とＴｉ／Ａｕ
２０８とＡｕ２１０とは、ゲート電極を構成しており、
またゲート電極全体として傘状の形状をなしており、ゲ
ート電極のうち、ＳｉＯ２０２に接した部分近傍を軸
部、その上方部分を傘部とする。
【００１４】次に図２（ｍ）に示すように緩衝弗酸溶液
でＳｉＯ２０２を完全に除去する。このとき、ＳｉＮ２
０５は緩衝弗酸溶液に対しＳｉＯよりエッチン速度が遅
く選択性をもつため、ＳｉＯ２０２が完全に除去された
後もＷＳｉ２０７の側面にわずかなＳｉＮ２０５が残
る。ＷＳｉで構成された軸部側面のＳｉＮ２０５がゲー
ト側面を保護するため、従来の軸部の緩衝弗酸による腐
食の問題が解決された。同時に、このＳｉＮ２０５がゲ
ート軸部を側面から支えるため、従来課題であった機械
的強度の弱さも解決された。加えて、傘部と半導体基板
２０１との間に空隙が存在しているため、ゲート電極に
は大きな寄生容量は発生しない。
でＳｉＯ２０２を完全に除去する。このとき、ＳｉＮ２
０５は緩衝弗酸溶液に対しＳｉＯよりエッチン速度が遅
く選択性をもつため、ＳｉＯ２０２が完全に除去された
後もＷＳｉ２０７の側面にわずかなＳｉＮ２０５が残
る。ＷＳｉで構成された軸部側面のＳｉＮ２０５がゲー
ト側面を保護するため、従来の軸部の緩衝弗酸による腐
食の問題が解決された。同時に、このＳｉＮ２０５がゲ
ート軸部を側面から支えるため、従来課題であった機械
的強度の弱さも解決された。加えて、傘部と半導体基板
２０１との間に空隙が存在しているため、ゲート電極に
は大きな寄生容量は発生しない。
【００１５】続いて、図２（ｎ）に示すように、オーミ
ック電極をソース部とドレイン部に形成する。ソース部
とドレイン部にフォトレジストを塗布し、ＡｕＧｅ／Ｎ
ｉ／Ａｕ２１３を蒸着し、レジストを除去した後、４５
０℃で１０分程度の熱処理によって合金化してオーミッ
ク電極を形成する。以上の工程によりＭＥＳＦＥＴが形
成された。続いて図２（ｏ）に示すように、半導体表面
の保護のため、誘電率が小さくかつ耐湿性に優れた絶縁
膜ＳｉＯＮ２１４を薄く堆積する。
ック電極をソース部とドレイン部に形成する。ソース部
とドレイン部にフォトレジストを塗布し、ＡｕＧｅ／Ｎ
ｉ／Ａｕ２１３を蒸着し、レジストを除去した後、４５
０℃で１０分程度の熱処理によって合金化してオーミッ
ク電極を形成する。以上の工程によりＭＥＳＦＥＴが形
成された。続いて図２（ｏ）に示すように、半導体表面
の保護のため、誘電率が小さくかつ耐湿性に優れた絶縁
膜ＳｉＯＮ２１４を薄く堆積する。
【００１６】図３は、図２（ｏ）に示した最終工程図を
拡大表示したものであり、本発明の半導体装置の断面を
示す。図３からわかるように、ＳｉＮ２０５によりゲー
トの機械的強度が増している。
拡大表示したものであり、本発明の半導体装置の断面を
示す。図３からわかるように、ＳｉＮ２０５によりゲー
トの機械的強度が増している。
【００１７】
【発明の効果】以上説明したように、本発明によりゲー
ト電極形成後に緩衝弗酸溶液で第１の絶縁膜ＳｉＯを全
面除去した後、ゲート電極軸部の側面に第２の絶縁膜Ｓ
ｉＮが残り、これがゲート電極軸部側面を緩衝弗酸から
保護するため、腐食の課題が解決された。同時にゲート
電極軸部を側面から支えるため、機械的強度が増大し
た。
ト電極形成後に緩衝弗酸溶液で第１の絶縁膜ＳｉＯを全
面除去した後、ゲート電極軸部の側面に第２の絶縁膜Ｓ
ｉＮが残り、これがゲート電極軸部側面を緩衝弗酸から
保護するため、腐食の課題が解決された。同時にゲート
電極軸部を側面から支えるため、機械的強度が増大し
た。
【図１】従来の半導体装置の製造方法を示す工程図
【図２】本発明の半導体装置の製造方法を示す工程図
【図３】本発明の半導体装置を示す図
１０１ 半導体基板 １０２ ＳｉＯ １０３ フォトレジスト １０４，１０６ ＣＦ4イオン １０５ ＳｉＯ １０７ ＷＳｉ １０８ Ｔｉ／Ａｕ １０９ フォトレジスト １１０ Ａｕ １１１ Ａｒイオン １１２ ＣＦ4イオン １１３ ＡｕＧｅ／Ｎｉ／Ａｕ １１４ ＳｉＯＮ ２０１ 半導体基板 ２０２ ＳｉＯ ２０３ フォトレジスト ２０４，２０６，２１２ ＣＦ4イオン ２０５ ＳｉＮ ２０７ ＷＳｉ ２０８ Ｔｉ／Ａｕ ２０９ フォトレジスト ２１０ Ａｕ ２１１ Ａｒイオン ２１３ ＡｕＧｅ／Ｎｉ／Ａｕ ２１４ ＳｉＯＮ
Claims (10)
- 【請求項１】 半導体基板と、この半導体基板上に形成
され、軸部と傘部とを有するゲート電極と、前記軸部の
側面に形成された絶縁体と、前記ゲート電極の傘部と前
記半導体基板との間の空隙とを有することを特長とする
半導体装置。 - 【請求項２】 前記半導体基板上に保護層が形成されて
いることを特長とする請求項１記載の半導体装置。 - 【請求項３】 前記保護膜が酸素を含むシリコン化合物
で構成されることを特徴とする請求項２記載の半導体装
置の製造方法。 - 【請求項４】 前記保護膜がＳｉＯＮで構成されること
を特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項５】 半導体基板上に開口を有する第１の絶縁
膜を形成し、この第１絶縁膜上に第２の絶縁膜を形成
し、前記第１の絶縁膜の開口の縁以外の領域に形成され
た前記第２の絶縁層をエッチングにより除去し、その
後、前記半導体基板上に第１の金属層を形成し、続いて
この第１の金属層上であって、前記第１の絶縁膜の開口
上に相当する部分に第２の金属層を形成し、前記第２の
金属層をマスクとして第１の金属層をエッチングにより
除去し、前記第１の絶縁膜の開口の縁に形成された前記
第２の絶縁層を残して前記第１の絶縁膜をエッチングに
より選択除去することを特徴とする半導体装置の製造方
法。 - 【請求項６】 前記第１の絶縁膜をエッチングにより選
択除去した後、前記半導体基板上に保護膜を形成するこ
とを特長とする請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記保護膜が酸素を含むシリコン化合物
で構成されることを特徴とする請求項６記載の半導体装
置の製造方法。 - 【請求項８】 前記保護膜がＳｉＯＮで構成されること
を特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項９】 前記第１の金属層がタングステンとシリ
コンとを含む金属から構成され、前記第２の金属層が
金、または、金を含有する金属で構成されることを特徴
とする請求項５ないし請求項８のいずれかに記載の半導
体装置の製造方法。 - 【請求項１０】 前記第１の絶縁膜が酸化シリコンで構
成され、前記第２の絶縁膜が窒化シリコンで構成され、
前記第１の絶縁膜を選択除去するために緩衝弗酸溶液を
用いることを特徴とする請求項５ないし請求項９のいず
れかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3558098A JPH11233527A (ja) | 1998-02-18 | 1998-02-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3558098A JPH11233527A (ja) | 1998-02-18 | 1998-02-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233527A true JPH11233527A (ja) | 1999-08-27 |
Family
ID=12445718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3558098A Pending JPH11233527A (ja) | 1998-02-18 | 1998-02-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11233527A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9496222B2 (en) | 2013-03-18 | 2016-11-15 | Fujitsu Limited | Semiconductor device including insulating films with different moisture resistances and fabrication method thereof |
| CN112509912A (zh) * | 2021-02-03 | 2021-03-16 | 成都市克莱微波科技有限公司 | 一种半导体器件的制备方法 |
-
1998
- 1998-02-18 JP JP3558098A patent/JPH11233527A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9496222B2 (en) | 2013-03-18 | 2016-11-15 | Fujitsu Limited | Semiconductor device including insulating films with different moisture resistances and fabrication method thereof |
| CN112509912A (zh) * | 2021-02-03 | 2021-03-16 | 成都市克莱微波科技有限公司 | 一种半导体器件的制备方法 |
| CN112509912B (zh) * | 2021-02-03 | 2021-04-30 | 成都市克莱微波科技有限公司 | 一种半导体器件的制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5950567A (ja) | 電界効果トランジスタの製造方法 | |
| JP4417439B2 (ja) | エッチング・ストップ層を利用する半導体装置構造とその方法 | |
| JPH07335674A (ja) | Ｉｉｉ−ｖ族半導体ゲート構造およびその製造方法 | |
| US4977100A (en) | Method of fabricating a MESFET | |
| US4923823A (en) | Method of fabricating a self aligned semiconductor device | |
| JP2904163B2 (ja) | 半導体装置の製造方法 | |
| US5322806A (en) | Method of producing a semiconductor device using electron cyclotron resonance plasma CVD and substrate biasing | |
| US5512518A (en) | Method of manufacture of multilayer dielectric on a III-V substrate | |
| JP3229550B2 (ja) | Ｔ型ゲート電極の重畳方法およびｔ型低抵抗金属の重畳方法 | |
| JPH11233527A (ja) | 半導体装置及びその製造方法 | |
| US5237192A (en) | MESFET semiconductor device having a T-shaped gate electrode | |
| JPS6323669B2 (ja) | ||
| JP3237755B2 (ja) | 半導体装置の製造方法 | |
| KR20010004591A (ko) | 반도체 소자의 하드 마스크막 식각방법 | |
| JP2658884B2 (ja) | 半導体装置の製造方法 | |
| US6300190B1 (en) | Method for fabricating semiconductor integrated circuit device | |
| JP2000332029A (ja) | 半導体装置の製造方法 | |
| KR20030065787A (ko) | 티(ｔ)형 게이트 형성 방법 | |
| JPH0684950A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0574817A (ja) | 半導体装置の製造方法 | |
| JP2550495B2 (ja) | 半導体装置の製造方法 | |
| JPS6223134A (ja) | 半導体集積回路装置の製造方法 | |
| JPH07235644A (ja) | 半導体装置の製造方法 | |
| KR100398574B1 (ko) | 반도체 소자의 게이트 스페이서 형성방법 | |
| JP3120765B2 (ja) | 半導体装置の製造方法 |