JP3237755B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3237755B2 JP3237755B2 JP02882599A JP2882599A JP3237755B2 JP 3237755 B2 JP3237755 B2 JP 3237755B2 JP 02882599 A JP02882599 A JP 02882599A JP 2882599 A JP2882599 A JP 2882599A JP 3237755 B2 JP3237755 B2 JP 3237755B2
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- film
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳述すると、微細ゲート長のＦＥＴの
製造に好適に使用される半導体装置の製造方法に関す
る。
法に関し、さらに詳述すると、微細ゲート長のＦＥＴの
製造に好適に使用される半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】ＧａＡｓ ＦＥＴの製造に関する従来技
術について、工程断面図である図３を用いて説明する。
図３において、１０はＧａＡｓ基板を示す。このＧａＡ
ｓ基板１０上の酸化膜１１には所望の場所に公知のドラ
イエッチング技術により形成されたゲート開口部分があ
り、この部分にはＷＳｉ等のショットキーメタル１２が
成膜され、この上にスパッタリング等でゲートメタル１
３が形成されている。
術について、工程断面図である図３を用いて説明する。
図３において、１０はＧａＡｓ基板を示す。このＧａＡ
ｓ基板１０上の酸化膜１１には所望の場所に公知のドラ
イエッチング技術により形成されたゲート開口部分があ
り、この部分にはＷＳｉ等のショットキーメタル１２が
成膜され、この上にスパッタリング等でゲートメタル１
３が形成されている。
【０００３】まず、上記ＧａＡｓ基板１０において、公
知のリソグラフィ技術によりフォトレジストでパターニ
ングを行う。次に、ショットキーメタル１２をＳＦ6等
のガスによりＭＩＥでドライエッチングをし、所望の大
きさのゲート電極を形成する（図ｂ〜ｃ）。
知のリソグラフィ技術によりフォトレジストでパターニ
ングを行う。次に、ショットキーメタル１２をＳＦ6等
のガスによりＭＩＥでドライエッチングをし、所望の大
きさのゲート電極を形成する（図ｂ〜ｃ）。
【０００４】この場合、ミリ波帯（３０ＧＨｚ以上）に
使用されるＦＥＴでは、従来、その遮断周波数や最大発
振周波数を向上させるために、基板上の酸化膜１１をＨ
Ｆのウェットエッチング又はＨＦの蒸気エッチングによ
ってＧａＡｓ基板１０の全面にわたって除去した後、ゲ
ートメタル１３の保護のためにＳｉＯ2などの保護膜３
１を成膜している（図ｃ）。そして、最後に公知のリソ
グラフィ技術によりソース及びドレイン電極を形成する
ために所望の領域にパターニングを行い、保護膜３１を
ウェットエッチングでエッチングした後、蒸着リフトオ
フプロセスによりオーミック電極３２を形成している
（図ｄ）。
使用されるＦＥＴでは、従来、その遮断周波数や最大発
振周波数を向上させるために、基板上の酸化膜１１をＨ
Ｆのウェットエッチング又はＨＦの蒸気エッチングによ
ってＧａＡｓ基板１０の全面にわたって除去した後、ゲ
ートメタル１３の保護のためにＳｉＯ2などの保護膜３
１を成膜している（図ｃ）。そして、最後に公知のリソ
グラフィ技術によりソース及びドレイン電極を形成する
ために所望の領域にパターニングを行い、保護膜３１を
ウェットエッチングでエッチングした後、蒸着リフトオ
フプロセスによりオーミック電極３２を形成している
（図ｄ）。
【０００５】
【発明が解決しようとする課題】しかし、前述した従来
の方法では、リフトオフ処理等のゲートメタル１３に横
方向から力が加わる工程において、ゲートメタル１３を
支えるものがないため、ゲートメタル１３がショットキ
ーメタル１２の部分から折れたり、剥がれたりするとい
う不良が発生していた。このような不良は、ＦＥＴのゲ
ート長が小さくなるにしたがって発生し易くなってい
た。
の方法では、リフトオフ処理等のゲートメタル１３に横
方向から力が加わる工程において、ゲートメタル１３を
支えるものがないため、ゲートメタル１３がショットキ
ーメタル１２の部分から折れたり、剥がれたりするとい
う不良が発生していた。このような不良は、ＦＥＴのゲ
ート長が小さくなるにしたがって発生し易くなってい
た。
【０００６】本発明は、前記事情に鑑みてなされたもの
で、微細ゲート長のＦＥＴの製造において、ゲート電極
が折れたり、剥がれたりすることを防ぐことができ半導
体装置の製造方法を提供することを目的とする。
で、微細ゲート長のＦＥＴの製造において、ゲート電極
が折れたり、剥がれたりすることを防ぐことができ半導
体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明者は、前記目的を
達成するために鋭意検討を行った結果、ＦＥＴの製造に
おいて、基板上の酸化膜の除去、オーミック電極の形成
及び保護絶縁膜の成長を、ソース側、ドレイン側と片側
ずつ行った場合、ゲート電極を支える部分が形成される
ため、ゲート電極が折れたり、剥がれたりすることが効
果的に防止される上、ＦＥＴのゲート・ソース間に存在
する寄生容量が低減し、ＦＥＴの高周波特性が向上する
ことを知見し、本発明をなすに至った。
達成するために鋭意検討を行った結果、ＦＥＴの製造に
おいて、基板上の酸化膜の除去、オーミック電極の形成
及び保護絶縁膜の成長を、ソース側、ドレイン側と片側
ずつ行った場合、ゲート電極を支える部分が形成される
ため、ゲート電極が折れたり、剥がれたりすることが効
果的に防止される上、ＦＥＴのゲート・ソース間に存在
する寄生容量が低減し、ＦＥＴの高周波特性が向上する
ことを知見し、本発明をなすに至った。
【０００８】したがって、本発明は、ＦＥＴの製造にお
いて、ゲート電極周辺における基板上の酸化膜の除去、
オーミック電極の形成及び保護絶縁膜の成長を、ソース
側、ドレイン側と片側ずつ行う半導体装置の製造方法と
して、下記（１）及び（２）に示す半導体装置の製造方
法を提供する。
いて、ゲート電極周辺における基板上の酸化膜の除去、
オーミック電極の形成及び保護絶縁膜の成長を、ソース
側、ドレイン側と片側ずつ行う半導体装置の製造方法と
して、下記（１）及び（２）に示す半導体装置の製造方
法を提供する。
【０００９】（１）ゲート電極周辺における基板上の酸
化膜の除去、オーミック電極の形成及び保護絶縁膜の成
長を、ソース側、ドレイン側と片側ずつ行う半導体装置
の製造方法において、ＧａＡｓ基板上にゲート開口部分
を有する酸化膜を形成し、前記ゲート開口部分を含んで
前記酸化膜上にショットキーメタルを成膜し、前記ゲー
ト開口部分の前記ショットキーメタルの上にゲート電極
を形成する工程と、ソース側の前記ショットキーメタル
で覆われた前記酸化膜上に第一の開口を有する第一フォ
トレジストを前記ＧａＡｓ基板上に形成し、前記第一の
開口から露出した前記ショットキーメタルをエッチング
により除去するとともに、前記ショットキーメタル下の
前記酸化膜をソース側のゲート電極周辺における前記酸
化膜も含めてエッチングにより除去し、ソース側のＧａ
Ａｓ基板の表面を露出させる工程と、前記ソース側の露
出したＧａＡｓ基板の表面の一部にソース電極を形成す
る工程と、前記ゲート電極及び前記ソース電極を含めた
ＧａＡｓ基板の全面に第一保護膜を成膜する工程と、ド
レイン側の前記第一保護膜で覆われた前記酸化膜上に第
二の開口を有する第二フォトレジストを前記ＧａＡｓ基
板上に形成し、前記第二の開口から露出した前記第一保
護膜と前記第一保護膜下の前記ショットキーメタルをエ
ッチングにより除去するとともに、前記ショットキーメ
タル下の前記酸化膜をドレイン側のゲート電極周辺にお
ける前記酸化膜も含めてエッチングにより除去し、ドレ
イン側のＧａＡｓ基板の表面を露出させる工程と、前記
ドレイン側の露出したＧａＡｓ基板の表面の一部にドレ
イン電極を形成する工程と、前記ゲート電極、前記ソー
ス電極及び前記ドレイン電極を含めたＧａＡｓ基板の全
面に第二保護膜を成膜する工程とを行うことを特徴とす
る半導体装置の製造方法。
化膜の除去、オーミック電極の形成及び保護絶縁膜の成
長を、ソース側、ドレイン側と片側ずつ行う半導体装置
の製造方法において、ＧａＡｓ基板上にゲート開口部分
を有する酸化膜を形成し、前記ゲート開口部分を含んで
前記酸化膜上にショットキーメタルを成膜し、前記ゲー
ト開口部分の前記ショットキーメタルの上にゲート電極
を形成する工程と、ソース側の前記ショットキーメタル
で覆われた前記酸化膜上に第一の開口を有する第一フォ
トレジストを前記ＧａＡｓ基板上に形成し、前記第一の
開口から露出した前記ショットキーメタルをエッチング
により除去するとともに、前記ショットキーメタル下の
前記酸化膜をソース側のゲート電極周辺における前記酸
化膜も含めてエッチングにより除去し、ソース側のＧａ
Ａｓ基板の表面を露出させる工程と、前記ソース側の露
出したＧａＡｓ基板の表面の一部にソース電極を形成す
る工程と、前記ゲート電極及び前記ソース電極を含めた
ＧａＡｓ基板の全面に第一保護膜を成膜する工程と、ド
レイン側の前記第一保護膜で覆われた前記酸化膜上に第
二の開口を有する第二フォトレジストを前記ＧａＡｓ基
板上に形成し、前記第二の開口から露出した前記第一保
護膜と前記第一保護膜下の前記ショットキーメタルをエ
ッチングにより除去するとともに、前記ショットキーメ
タル下の前記酸化膜をドレイン側のゲート電極周辺にお
ける前記酸化膜も含めてエッチングにより除去し、ドレ
イン側のＧａＡｓ基板の表面を露出させる工程と、前記
ドレイン側の露出したＧａＡｓ基板の表面の一部にドレ
イン電極を形成する工程と、前記ゲート電極、前記ソー
ス電極及び前記ドレイン電極を含めたＧａＡｓ基板の全
面に第二保護膜を成膜する工程とを行うことを特徴とす
る半導体装置の製造方法。
【００１０】（２）ゲート電極周辺における基板上の酸
化膜の除去、オーミック電極の形成及び保護絶縁膜の成
長を、ソース側、ドレイン側と片側ずつ行う半導体装置
の製造方法において、ＧａＡｓ基板上にゲート開口部分
を有する酸化膜を形成し、前記ゲート開口部分を含んで
前記酸化膜上にショットキーメタルを成膜し、前記ゲー
ト開口部分の前記ショットキーメタルの上にゲート電極
を形成する工程と、ソース側の前記ショットキーメタル
で覆われた前記酸化膜上に第一の開口を有する第一フォ
トレジストを前記ＧａＡｓ基板上に形成し、前記第一の
開口から露出した前記ショットキーメタルをエッチング
により除去するとともに、前記ショットキーメタル下の
前記酸化膜をソース側のゲート電極周辺における前記酸
化膜も含めてエッチングにより除去し、ソース側のＧａ
Ａｓ基板の表面を露出させる工程と、前記ソース側の露
出したＧａＡｓ基板の表面の一部にソース電極を形成す
る工程と、前記ゲート電極及び前記ソース電極を含めた
ＧａＡｓ基板の全面に第一低誘電有機保護膜を成膜する
工程と、ドレイン側の前記第一低誘電有機保護膜で覆わ
れた前記酸化膜上に第二の開口を有する第二フォトレジ
ストを前記ＧａＡｓ基板上に形成し、前記第二の開口か
ら露出した前記第一低誘電有機保護膜と前記第一低誘電
有機保護膜下の前記ショットキーメタルをエッチングに
より除去するとともに、前記ショットキーメタル下の前
記酸化膜をドレイン側のゲート電極周辺における前記酸
化膜も含めてエッチングにより除去し、ドレイン側のＧ
ａＡｓ基板の表面を露出させる工程と、前記ドレイン側
の露出したＧａＡｓ基板の表面の一部にドレイン電極を
形成する工程と、前記ゲート電極、前記ソース電極及び
前記ドレイン電極を含めたＧａＡｓ基板の全面に第二低
誘電有機保護膜を成膜する工程とを行うことを特徴とす
る半導体装置の製造方法。
化膜の除去、オーミック電極の形成及び保護絶縁膜の成
長を、ソース側、ドレイン側と片側ずつ行う半導体装置
の製造方法において、ＧａＡｓ基板上にゲート開口部分
を有する酸化膜を形成し、前記ゲート開口部分を含んで
前記酸化膜上にショットキーメタルを成膜し、前記ゲー
ト開口部分の前記ショットキーメタルの上にゲート電極
を形成する工程と、ソース側の前記ショットキーメタル
で覆われた前記酸化膜上に第一の開口を有する第一フォ
トレジストを前記ＧａＡｓ基板上に形成し、前記第一の
開口から露出した前記ショットキーメタルをエッチング
により除去するとともに、前記ショットキーメタル下の
前記酸化膜をソース側のゲート電極周辺における前記酸
化膜も含めてエッチングにより除去し、ソース側のＧａ
Ａｓ基板の表面を露出させる工程と、前記ソース側の露
出したＧａＡｓ基板の表面の一部にソース電極を形成す
る工程と、前記ゲート電極及び前記ソース電極を含めた
ＧａＡｓ基板の全面に第一低誘電有機保護膜を成膜する
工程と、ドレイン側の前記第一低誘電有機保護膜で覆わ
れた前記酸化膜上に第二の開口を有する第二フォトレジ
ストを前記ＧａＡｓ基板上に形成し、前記第二の開口か
ら露出した前記第一低誘電有機保護膜と前記第一低誘電
有機保護膜下の前記ショットキーメタルをエッチングに
より除去するとともに、前記ショットキーメタル下の前
記酸化膜をドレイン側のゲート電極周辺における前記酸
化膜も含めてエッチングにより除去し、ドレイン側のＧ
ａＡｓ基板の表面を露出させる工程と、前記ドレイン側
の露出したＧａＡｓ基板の表面の一部にドレイン電極を
形成する工程と、前記ゲート電極、前記ソース電極及び
前記ドレイン電極を含めたＧａＡｓ基板の全面に第二低
誘電有機保護膜を成膜する工程とを行うことを特徴とす
る半導体装置の製造方法。
【００１１】
【発明の実施の形態】本発明の第一の実施例を工程断面
図である図１を用いて説明する。図１において、１０は
ＧａＡｓ基板を示す。このＧａＡｓ基板１０上の酸化膜
１１には所望の場所に公知のドライエッチング技術によ
り形成されたゲート開口部分があり、この部分にはＷＳ
ｉ等のショットキーメタル１２が成膜され、この上にス
パッタリング等でゲートメタル１３が形成されている。
図である図１を用いて説明する。図１において、１０は
ＧａＡｓ基板を示す。このＧａＡｓ基板１０上の酸化膜
１１には所望の場所に公知のドライエッチング技術によ
り形成されたゲート開口部分があり、この部分にはＷＳ
ｉ等のショットキーメタル１２が成膜され、この上にス
パッタリング等でゲートメタル１３が形成されている。
【００１２】まず、上記ＧａＡｓ基板１０において、公
知のリソグラフィ技術によりソース電極を形成する部分
のみフォトレジスト１４でパターニングを行う（図
ａ）。次に、パターニングされた部分のショットキーメ
タル１２及び基板上の酸化膜１１を、基板上の酸化膜１
１の膜厚が約１０００Å程度になるまで公知のドライエ
ッチング技術でエッチングして除去し、最後に基板上の
酸化膜１１が無くなるまでウェットエッチングでエッチ
ングを行う。その後、Ｎｉ，ＡｕＧｅ等で蒸着リフトオ
フによりソース電極１５を形成する。さらに、ＧａＡｓ
基板１０の全面にＳｉＯ2などの第一保護膜１６を成膜
する（図ｂ）。
知のリソグラフィ技術によりソース電極を形成する部分
のみフォトレジスト１４でパターニングを行う（図
ａ）。次に、パターニングされた部分のショットキーメ
タル１２及び基板上の酸化膜１１を、基板上の酸化膜１
１の膜厚が約１０００Å程度になるまで公知のドライエ
ッチング技術でエッチングして除去し、最後に基板上の
酸化膜１１が無くなるまでウェットエッチングでエッチ
ングを行う。その後、Ｎｉ，ＡｕＧｅ等で蒸着リフトオ
フによりソース電極１５を形成する。さらに、ＧａＡｓ
基板１０の全面にＳｉＯ2などの第一保護膜１６を成膜
する（図ｂ）。
【００１３】次いで、公知のリソグラフィ技術によりド
レイン電極を形成する部分のみフォトレジスト１４でパ
ターニングを行う（図ｃ）。ここで、ソース電極１５を
形成したのと同様に、パターニングされた部分の第一保
護膜１６、ショットキーメタル１２及び基板上の酸化膜
１１を、基板上の酸化膜１１の膜厚が約１０００Å程度
になるまで公知のドライエッチング技術でエッチングし
て除去し、最後に基板上の酸化膜１１が無くなるまでウ
ェットエッチングでエッチングを行う。その後、Ｎｉ，
ＡｕＧｅ等で蒸着リフトオフによりドレイン電極１７を
形成する。さらに、ＧａＡｓ基板１０の全面にＳｉＯ2
などの第二保護膜１８を成膜する（図ｄ）。
レイン電極を形成する部分のみフォトレジスト１４でパ
ターニングを行う（図ｃ）。ここで、ソース電極１５を
形成したのと同様に、パターニングされた部分の第一保
護膜１６、ショットキーメタル１２及び基板上の酸化膜
１１を、基板上の酸化膜１１の膜厚が約１０００Å程度
になるまで公知のドライエッチング技術でエッチングし
て除去し、最後に基板上の酸化膜１１が無くなるまでウ
ェットエッチングでエッチングを行う。その後、Ｎｉ，
ＡｕＧｅ等で蒸着リフトオフによりドレイン電極１７を
形成する。さらに、ＧａＡｓ基板１０の全面にＳｉＯ2
などの第二保護膜１８を成膜する（図ｄ）。
【００１４】上記のようにして、オーミック電極である
ソース電極１５、ドレイン電極１７を、基板上の酸化膜
１１及び第一保護膜１６が存在する状態で形成すること
で、従来から行われているリフトオフ処理の際の超音波
による処理等、ゲート電極に横方向の力が加わる工程に
おいても支えがあることから、ゲート電極が折れるよう
な不良を防止できる上に、基板上の酸化膜を取り除いて
いるためにＦＥＴのゲート・ソース間に存在する容量を
低減できるので、ＦＥＴの遮断周波数等の性能を向上さ
せることができる。
ソース電極１５、ドレイン電極１７を、基板上の酸化膜
１１及び第一保護膜１６が存在する状態で形成すること
で、従来から行われているリフトオフ処理の際の超音波
による処理等、ゲート電極に横方向の力が加わる工程に
おいても支えがあることから、ゲート電極が折れるよう
な不良を防止できる上に、基板上の酸化膜を取り除いて
いるためにＦＥＴのゲート・ソース間に存在する容量を
低減できるので、ＦＥＴの遮断周波数等の性能を向上さ
せることができる。
【００１５】本発明の第二の実施例を工程断面図である
図２を用いて説明する。図２において、１０はＧａＡｓ
基板を示す。このＧａＡｓ基板１０上の酸化膜１１には
所望の場所に公知のドライエッチング技術により形成さ
れたゲート開口部分があり、この部分にはＷＳｉ等のシ
ョットキーメタル１２が成膜され、この上にスパッタリ
ング等でゲートメタル１３が形成されている。
図２を用いて説明する。図２において、１０はＧａＡｓ
基板を示す。このＧａＡｓ基板１０上の酸化膜１１には
所望の場所に公知のドライエッチング技術により形成さ
れたゲート開口部分があり、この部分にはＷＳｉ等のシ
ョットキーメタル１２が成膜され、この上にスパッタリ
ング等でゲートメタル１３が形成されている。
【００１６】まず、上記ＧａＡｓ基板１０において、公
知のリソグラフィ技術によりソース電極を形成する部分
のみフォトレジスト１４でパターニングを行う（図
ａ）。次に、パターニングされた部分のショットキーメ
タル１２及び基板上の酸化膜１１を、基板上の酸化膜１
１の膜厚が約１０００Å程度になるまで公知のドライエ
ッチング技術でエッチングして除去し、最後に基板上の
酸化膜１１が無くなるまでウェットエッチングでエッチ
ングを行う。その後、Ｎｉ，ＡｕＧｅ等で蒸着リフトオ
フによりソース電極１５を形成する。さらに、ＧａＡｓ
基板１０の全面に低誘電有機保護膜２１を膜厚が約１０
００Åになるようにスピン塗布した後、窒素雰囲気中に
おいて３００℃で焼結する（図ｂ）。
知のリソグラフィ技術によりソース電極を形成する部分
のみフォトレジスト１４でパターニングを行う（図
ａ）。次に、パターニングされた部分のショットキーメ
タル１２及び基板上の酸化膜１１を、基板上の酸化膜１
１の膜厚が約１０００Å程度になるまで公知のドライエ
ッチング技術でエッチングして除去し、最後に基板上の
酸化膜１１が無くなるまでウェットエッチングでエッチ
ングを行う。その後、Ｎｉ，ＡｕＧｅ等で蒸着リフトオ
フによりソース電極１５を形成する。さらに、ＧａＡｓ
基板１０の全面に低誘電有機保護膜２１を膜厚が約１０
００Åになるようにスピン塗布した後、窒素雰囲気中に
おいて３００℃で焼結する（図ｂ）。
【００１７】次いで、公知のリソグラフィ技術によりド
レイン電極を形成する部分のみフォトレジスト１４でパ
ターニングを行う（図ｃ）。ここで、ソース電極１５を
形成したのと同様に、パターニングされた部分の低誘電
有機膜２１をＲＩＥによりエッチングし、ショットキー
メタル１２をＳＦ6等のガスでＭＩＥによりエッチング
するとともに、基板上の酸化膜１１を膜厚が約１０００
Å程度になるまでＭＩＥでエッチングして除去し、最後
に基板上の酸化膜１１が無くなるまでウェットエッチン
グでエッチングを行う。その後、Ｎｉ，ＡｕＧｅ等で蒸
着リフトオフによりドレイン電極１７を形成する。さら
に、ＧａＡｓ基板１０の全面に低誘電有機保護膜２１を
膜厚が約１０００Åになるようにスピン塗布した後、窒
素雰囲気中において３００℃で焼結する（図ｄ）。
レイン電極を形成する部分のみフォトレジスト１４でパ
ターニングを行う（図ｃ）。ここで、ソース電極１５を
形成したのと同様に、パターニングされた部分の低誘電
有機膜２１をＲＩＥによりエッチングし、ショットキー
メタル１２をＳＦ6等のガスでＭＩＥによりエッチング
するとともに、基板上の酸化膜１１を膜厚が約１０００
Å程度になるまでＭＩＥでエッチングして除去し、最後
に基板上の酸化膜１１が無くなるまでウェットエッチン
グでエッチングを行う。その後、Ｎｉ，ＡｕＧｅ等で蒸
着リフトオフによりドレイン電極１７を形成する。さら
に、ＧａＡｓ基板１０の全面に低誘電有機保護膜２１を
膜厚が約１０００Åになるようにスピン塗布した後、窒
素雰囲気中において３００℃で焼結する（図ｄ）。
【００１８】上記のようにして、オーミック電極である
ソース電極１５、ドレイン電極１７を、基板上の酸化膜
１１及び低誘電有機保護膜２１が存在する状態で形成す
ることで、従来から行われているリフトオフ処理の際の
超音波による処理等、ゲート電極に横方向の力が加わる
工程においても支えがあることから、ゲート電極が折れ
るような不良を防止できる上に、基板上の酸化膜を取り
除き保護膜として低誘電有機膜２１を用いているために
ＦＥＴのゲート・ソース間に存在する容量のさらなる低
減が図れるので、ＦＥＴの遮断周波数等の性能を大幅に
向上させることができる。
ソース電極１５、ドレイン電極１７を、基板上の酸化膜
１１及び低誘電有機保護膜２１が存在する状態で形成す
ることで、従来から行われているリフトオフ処理の際の
超音波による処理等、ゲート電極に横方向の力が加わる
工程においても支えがあることから、ゲート電極が折れ
るような不良を防止できる上に、基板上の酸化膜を取り
除き保護膜として低誘電有機膜２１を用いているために
ＦＥＴのゲート・ソース間に存在する容量のさらなる低
減が図れるので、ＦＥＴの遮断周波数等の性能を大幅に
向上させることができる。
【００１９】
【発明の効果】以上のように、本発明に係る半導体装置
の製造方法によれば、ＦＥＴの製造において、ゲート電
極が折れたり、剥がれたりすることを効果的に防止でき
る上、ＦＥＴのゲート・ソース間に存在する寄生容量が
低減し、ＦＥＴの高周波特性が向上する。
の製造方法によれば、ＦＥＴの製造において、ゲート電
極が折れたり、剥がれたりすることを効果的に防止でき
る上、ＦＥＴのゲート・ソース間に存在する寄生容量が
低減し、ＦＥＴの高周波特性が向上する。
【図１】本発明の第一の実施例を示す工程断面図であ
る。
る。
【図２】本発明の第二の実施例を示す工程断面図であ
る。
る。
【図３】従来のＧａＡｓ ＦＥＴの製造方法を示す工程
断面図である。
断面図である。
１０ ＧａＡｓ基板 １１ 基板上の酸化膜 １２ ショットキーメタル １３ ゲートメタル １４ フォトレジスト １５ ソース電極 １６ 第一保護膜 １７ ドレイン電極 １８ 第二保護膜 ２１ 低誘電有機保護膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/28 H01L 29/812
Claims (2)
- 【請求項１】 ゲート電極周辺における基板上の酸化膜
の除去、オーミック電極の形成及び保護絶縁膜の成長
を、ソース側、ドレイン側と片側ずつ行う半導体装置の
製造方法において、 ＧａＡｓ基板上にゲート開口部分を有する酸化膜を形成
し、前記ゲート開口部分を含んで前記酸化膜上にショッ
トキーメタルを成膜し、前記ゲート開口部分の前記ショ
ットキーメタルの上にゲート電極を形成する工程と、 ソース側の前記ショットキーメタルで覆われた前記酸化
膜上に第一の開口を有する第一フォトレジストを前記Ｇ
ａＡｓ基板上に形成し、前記第一の開口から露出した前
記ショットキーメタルをエッチングにより除去するとと
もに、前記ショットキーメタル下の前記酸化膜をソース
側のゲート電極周辺における前記酸化膜も含めてエッチ
ングにより除去し、ソース側のＧａＡｓ基板の表面を露
出させる工程と、 前記ソース側の露出したＧａＡｓ基板の表面の一部にソ
ース電極を形成する工程と、 前記ゲート電極及び前記ソース電極を含めたＧａＡｓ基
板の全面に第一保護膜を成膜する工程と、 ドレイン側の前記第一保護膜で覆われた前記酸化膜上に
第二の開口を有する第二フォトレジストを前記ＧａＡｓ
基板上に形成し、前記第二の開口から露出した前記第一
保護膜と前記第一保護膜下の前記ショットキーメタルを
エッチングにより除去するとともに、前記ショットキー
メタル下の前記酸化膜をドレイン側のゲート電極周辺に
おける前記酸化膜も含めてエッチングにより除去し、ド
レイン側のＧａＡｓ基板の表面を露出させる工程と、 前記ドレイン側の露出したＧａＡｓ基板の表面の一部に
ドレイン電極を形成する工程と、 前記ゲート電極、前記ソース電極及び前記ドレイン電極
を含めたＧａＡｓ基板の全面に第二保護膜を成膜する工
程とを行うことを特徴とする半導体装置の製造方法。 - 【請求項２】 ゲート電極周辺における基板上の酸化膜
の除去、オーミック 電極の形成及び保護絶縁膜の成長
を、ソース側、ドレイン側と片側ずつ行う半導体装置の
製造方法において、 ＧａＡｓ基板上にゲート開口部分を有する酸化膜を形成
し、前記ゲート開口部分を含んで前記酸化膜上にショッ
トキーメタルを成膜し、前記ゲート開口部分の前記ショ
ットキーメタルの上にゲート電極を形成する工程と、 ソース側の前記ショットキーメタルで覆われた前記酸化
膜上に第一の開口を有する第一フォトレジストを前記Ｇ
ａＡｓ基板上に形成し、前記第一の開口から露出した前
記ショットキーメタルをエッチングにより除去するとと
もに、前記ショットキーメタル下の前記酸化膜をソース
側のゲート電極周辺における前記酸化膜も含めてエッチ
ングにより除去し、ソース側のＧａＡｓ基板の表面を露
出させる工程と、 前記ソース側の露出したＧａＡｓ基板の表面の一部にソ
ース電極を形成する工程と、 前記ゲート電極及び前記ソース電極を含めたＧａＡｓ基
板の全面に第一低誘電有機保護膜を成膜する工程と、 ドレイン側の前記第一低誘電有機保護膜で覆われた前記
酸化膜上に第二の開口を有する第二フォトレジストを前
記ＧａＡｓ基板上に形成し、前記第二の開口から露出し
た前記第一低誘電有機保護膜と前記第一低誘電有機保護
膜下の前記ショットキーメタルをエッチングにより除去
するとともに、前記ショットキーメタル下の前記酸化膜
をドレイン側のゲート電極周辺における前記酸化膜も含
めてエッチングにより除去し、ドレイン側のＧａＡｓ基
板の表面を露出させる工程と、 前記ドレイン側の露出したＧａＡｓ基板の表面の一部に
ドレイン電極を形成する工程と、 前記ゲート電極、前記ソース電極及び前記ドレイン電極
を含めたＧａＡｓ基板の全面に第二低誘電有機保護膜を
成膜する工程とを行うことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02882599A JP3237755B2 (ja) | 1999-02-05 | 1999-02-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02882599A JP3237755B2 (ja) | 1999-02-05 | 1999-02-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000228406A JP2000228406A (ja) | 2000-08-15 |
| JP3237755B2 true JP3237755B2 (ja) | 2001-12-10 |
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ID=12259182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02882599A Expired - Fee Related JP3237755B2 (ja) | 1999-02-05 | 1999-02-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237755B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068763A (ja) * | 2001-08-23 | 2003-03-07 | Honda Motor Co Ltd | 半導体装置の製造方法 |
-
1999
- 1999-02-05 JP JP02882599A patent/JP3237755B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000228406A (ja) | 2000-08-15 |
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