JPH06318605A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06318605A JPH06318605A JP6265793A JP6265793A JPH06318605A JP H06318605 A JPH06318605 A JP H06318605A JP 6265793 A JP6265793 A JP 6265793A JP 6265793 A JP6265793 A JP 6265793A JP H06318605 A JPH06318605 A JP H06318605A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- opening
- etching
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ＭＥＳＦＥＴのゲート電極を微細な形状にか
つ肉薄部のない形状に形成する。動作層に損傷を与えな
いようにする。 【構成】 半絶縁性ＧａＡｓからなる半導体基板１０上
にｎ型ＧａＡｓからなる動作層１１を設け、その上にＳ
ｉＯ2 からなる第１の絶縁膜１２、ＷＳｉからなる反射
膜１３を形成し、第１のレジスト膜１４により、所望の
ゲート電極の形状にパターニングする（ｂ）。レジスト
膜１４、反射膜１３を除去し、ＳｉＯ2 からなる第２の
絶縁膜１５を成膜し（ｃ）、エッチバックして動作層１
１の表面を露出させる（ｄ）。電極金属層１６を形成
し、これをパターニングした後、第１、第２の絶縁膜１
２、１５を除去する（ｆ）。
つ肉薄部のない形状に形成する。動作層に損傷を与えな
いようにする。 【構成】 半絶縁性ＧａＡｓからなる半導体基板１０上
にｎ型ＧａＡｓからなる動作層１１を設け、その上にＳ
ｉＯ2 からなる第１の絶縁膜１２、ＷＳｉからなる反射
膜１３を形成し、第１のレジスト膜１４により、所望の
ゲート電極の形状にパターニングする（ｂ）。レジスト
膜１４、反射膜１３を除去し、ＳｉＯ2 からなる第２の
絶縁膜１５を成膜し（ｃ）、エッチバックして動作層１
１の表面を露出させる（ｄ）。電極金属層１６を形成
し、これをパターニングした後、第１、第２の絶縁膜１
２、１５を除去する（ｆ）。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に化合物半導体を用いたショットキーゲート
電界効果トランジスタのゲート電極形成方法に関するも
のである。
に関し、特に化合物半導体を用いたショットキーゲート
電界効果トランジスタのゲート電極形成方法に関するも
のである。
【０００２】
【従来の技術】化合物半導体を用いたショットキーゲー
ト電界効果トランジスタ（ＦＥＴ）では、ゲート電極の
形成方法の一つとして、半絶縁性ＧａＡｓ基板上に設け
られた化合物半導体からなる動作層上に形成した絶縁膜
に、ゲート電極パターンに対応した開口を設け、該開口
内にゲート電極となる金属層を形成する方法が知られて
いる。図２の（ａ）〜（ｆ）は、この従来のゲート電極
形成方法を説明するために主要工程順に示した断面図で
ある。
ト電界効果トランジスタ（ＦＥＴ）では、ゲート電極の
形成方法の一つとして、半絶縁性ＧａＡｓ基板上に設け
られた化合物半導体からなる動作層上に形成した絶縁膜
に、ゲート電極パターンに対応した開口を設け、該開口
内にゲート電極となる金属層を形成する方法が知られて
いる。図２の（ａ）〜（ｆ）は、この従来のゲート電極
形成方法を説明するために主要工程順に示した断面図で
ある。
【０００３】図２の（ａ）に示すように、半導体基板２
０の表面にエピタキシャル成長法またはイオン注入法に
より動作層２１を形成し、その上にＳｉＯ2 よりなる第
１の絶縁膜２２をＣＶＤ法などにより形成し、第１の絶
縁膜２２上にＷＳｉなどからなる反射膜２３をスパッタ
蒸着法などにより形成し、さらに、反射膜２３上にゲー
ト電極パターンに対応した開口を有する第１のレジスト
膜２４を通常のフォトリソグラフィ工程で形成する。こ
こで反射膜２３は、第１の絶縁膜２２の厚さのバラツキ
によって露光装置の電子ビームの反射率が変化し、第１
のレジスト膜２４の開口寸法にバラツキが発生すること
を防止するための膜であって、その形成は必要不可欠で
ある。
０の表面にエピタキシャル成長法またはイオン注入法に
より動作層２１を形成し、その上にＳｉＯ2 よりなる第
１の絶縁膜２２をＣＶＤ法などにより形成し、第１の絶
縁膜２２上にＷＳｉなどからなる反射膜２３をスパッタ
蒸着法などにより形成し、さらに、反射膜２３上にゲー
ト電極パターンに対応した開口を有する第１のレジスト
膜２４を通常のフォトリソグラフィ工程で形成する。こ
こで反射膜２３は、第１の絶縁膜２２の厚さのバラツキ
によって露光装置の電子ビームの反射率が変化し、第１
のレジスト膜２４の開口寸法にバラツキが発生すること
を防止するための膜であって、その形成は必要不可欠で
ある。
【０００４】次に、図２の（ｂ）に示すように、第１の
レジスト膜２４をマスクとして反応性イオンエッチング
法（ＲＩＥ法）などにより異方性ドライエッチングを行
い、反射膜２３および第１の絶縁膜２２にゲート電極パ
ターンに対応した開口を、第１の絶縁膜２２の一部を残
して形成する。ここで、この開口に異方性ドライエッチ
ングを用いる理由は、微細ゲートを形成するためのゲー
ト開口パターンを制御性、再現性よく加工するためであ
る。しかしながら、微細加工に適したＲＩＥ法などによ
る異方性の高いドライエッチングでは、イオン衝撃が強
く動作層２１が損傷を受け、表面近傍のキャリアが減少
してしまう。従来、第１の絶縁膜２２の一部を残して反
射膜２３および第１の絶縁膜２２を開口しているのは、
この動作層２１が損傷を受けないようにするためであ
る。
レジスト膜２４をマスクとして反応性イオンエッチング
法（ＲＩＥ法）などにより異方性ドライエッチングを行
い、反射膜２３および第１の絶縁膜２２にゲート電極パ
ターンに対応した開口を、第１の絶縁膜２２の一部を残
して形成する。ここで、この開口に異方性ドライエッチ
ングを用いる理由は、微細ゲートを形成するためのゲー
ト開口パターンを制御性、再現性よく加工するためであ
る。しかしながら、微細加工に適したＲＩＥ法などによ
る異方性の高いドライエッチングでは、イオン衝撃が強
く動作層２１が損傷を受け、表面近傍のキャリアが減少
してしまう。従来、第１の絶縁膜２２の一部を残して反
射膜２３および第１の絶縁膜２２を開口しているのは、
この動作層２１が損傷を受けないようにするためであ
る。
【０００５】次に、図２の（ｃ）に示すように、第１の
レジスト膜２４を剥離して除去し、露出した反射膜２３
および第１の絶縁膜２２の開口内を覆うようにＳｉＯ2
からなる第２の絶縁膜２５をＣＶＤ法などにより形成す
る。次に、図２の（ｄ）に示すように、第２の絶縁膜２
５を、先の異方性の高いドライエッチングよりイオン衝
撃が少なく動作層２１が損傷を受け難いマグネトロンタ
イプのＲＩＥ法（ＭＩＥ法）などにより開口側壁に第２
の絶縁膜２５を残すようにエッチバックする。これによ
り、動作層２１に与える損傷を抑制しつつ微細なゲート
開口を形成することができる。なお、開口の側壁に第２
の絶縁膜２５を残すのは、第１の絶縁膜２２に形成され
た開口の寸法以下のゲート長のゲート電極を得るのに必
要となる工程である。
レジスト膜２４を剥離して除去し、露出した反射膜２３
および第１の絶縁膜２２の開口内を覆うようにＳｉＯ2
からなる第２の絶縁膜２５をＣＶＤ法などにより形成す
る。次に、図２の（ｄ）に示すように、第２の絶縁膜２
５を、先の異方性の高いドライエッチングよりイオン衝
撃が少なく動作層２１が損傷を受け難いマグネトロンタ
イプのＲＩＥ法（ＭＩＥ法）などにより開口側壁に第２
の絶縁膜２５を残すようにエッチバックする。これによ
り、動作層２１に与える損傷を抑制しつつ微細なゲート
開口を形成することができる。なお、開口の側壁に第２
の絶縁膜２５を残すのは、第１の絶縁膜２２に形成され
た開口の寸法以下のゲート長のゲート電極を得るのに必
要となる工程である。
【０００６】次に、図２の（ｅ）に示すように、開口に
よって露出した動作層２１の表面を含む全面にゲート電
極となる電極金属層２６をスパッタ蒸着法または真空蒸
着法により形成する。次に、ゲート電極パターンを有す
る第２のレジスト膜２７を通常のフォトリソグラフィ工
程によって形成する。
よって露出した動作層２１の表面を含む全面にゲート電
極となる電極金属層２６をスパッタ蒸着法または真空蒸
着法により形成する。次に、ゲート電極パターンを有す
る第２のレジスト膜２７を通常のフォトリソグラフィ工
程によって形成する。
【０００７】次に、第２のレジスト膜２７をマスクとし
て、イオンミリング法あるいはＲＩＥ法などによって電
極金属層２６をエッチングする。次に、第２のレジスト
膜２７を有機溶剤処理およびＯ2 プラズマ処理によって
剥離除去し、さらに、第１の絶縁膜２２および第２の絶
縁膜２５をウェットエッチングによって除去することに
より、図２の（ｆ）に示す半導体装置が得られる。
て、イオンミリング法あるいはＲＩＥ法などによって電
極金属層２６をエッチングする。次に、第２のレジスト
膜２７を有機溶剤処理およびＯ2 プラズマ処理によって
剥離除去し、さらに、第１の絶縁膜２２および第２の絶
縁膜２５をウェットエッチングによって除去することに
より、図２の（ｆ）に示す半導体装置が得られる。
【０００８】
【発明が解決しようとする課題】上述した従来のゲート
電極形成方法では、第２の絶縁膜のドライエッチングに
は、動作層への損傷の防止を目的として、解離し易く、
Ｆラジカルによるイオン衝撃の少ないエッチングの行え
るＳＦ6 ガスが主に用いられる。このガスを用いてエッ
チングを行った場合、反射膜として用いられているＷＳ
ｉとＳｉＯ2 との選択比が５と大きい（ＷＳｉの方がエ
ッチング速度が速い）ため、ＷＳｉ膜上の第２の絶縁膜
が除去されてしまうとＷＳｉのエッチングは短時間で終
了してしまい、開口周囲に第２の絶縁膜の高さ約０．１
μｍの突起が発生する。そして、この突起は、開口内部
のＳｉＯ2 が完全にエッチングされた後にも残り、この
突起上に電極金属層を形成した場合、図２の（ｆ）に示
すように、この突起が原因となってゲート電極に肉薄部
２８が発生し、折れや破損が生じるという問題があっ
た。
電極形成方法では、第２の絶縁膜のドライエッチングに
は、動作層への損傷の防止を目的として、解離し易く、
Ｆラジカルによるイオン衝撃の少ないエッチングの行え
るＳＦ6 ガスが主に用いられる。このガスを用いてエッ
チングを行った場合、反射膜として用いられているＷＳ
ｉとＳｉＯ2 との選択比が５と大きい（ＷＳｉの方がエ
ッチング速度が速い）ため、ＷＳｉ膜上の第２の絶縁膜
が除去されてしまうとＷＳｉのエッチングは短時間で終
了してしまい、開口周囲に第２の絶縁膜の高さ約０．１
μｍの突起が発生する。そして、この突起は、開口内部
のＳｉＯ2 が完全にエッチングされた後にも残り、この
突起上に電極金属層を形成した場合、図２の（ｆ）に示
すように、この突起が原因となってゲート電極に肉薄部
２８が発生し、折れや破損が生じるという問題があっ
た。
【０００９】また、ＳＦ6 以外のエッチングガス、たと
えばＣＨＦ3 などを用いた場合にはＷＳｉとＳｉＯ2 の
選択比は１に近いため、上述したような突起は発生しな
いが、ＣＦ3 +などのイオンによる衝撃のため動作層に損
傷が入り、表面近傍のキャリアが減少してしまう問題が
あった。したがって、本発明の目的とするところは、半
導体動作層に損傷を与えることなく、開口周囲に突起の
ない良好の形状のゲート開口を形成しうるようにして、
特性の優れたかつ信頼性の高い半導体装置を提供しうる
ようにするである。
えばＣＨＦ3 などを用いた場合にはＷＳｉとＳｉＯ2 の
選択比は１に近いため、上述したような突起は発生しな
いが、ＣＦ3 +などのイオンによる衝撃のため動作層に損
傷が入り、表面近傍のキャリアが減少してしまう問題が
あった。したがって、本発明の目的とするところは、半
導体動作層に損傷を与えることなく、開口周囲に突起の
ない良好の形状のゲート開口を形成しうるようにして、
特性の優れたかつ信頼性の高い半導体装置を提供しうる
ようにするである。
【００１０】
【課題を解決するための手段】上述の目的を達成するた
め、本発明によれば、半絶縁性の化合物半導体基板（１
０）上に化合物半導体からなる動作層（１１）を形成し
該動作層上に第１の絶縁膜（１２）を形成する工程と、
前記第１の絶縁膜の表面を覆う反射膜（１３）を形成す
る工程と、ゲート領域が開口されたレジスト膜（１４）
を形成し該レジスト膜をマスクとして異方性ドライエッ
チング法によって前記反射膜（１３）および前記第１の
絶縁膜（１２）をエッチングして前記第１の絶縁膜の一
部を残す開口を形成する工程と、前記レジストおよび前
記反射膜を除去する工程と、前記第１の絶縁膜の表面お
よび前記第１の絶縁膜の前記開口の内壁を覆う第２の絶
縁膜（１５）を形成する工程と、前記第２の絶縁膜をド
ライエッチング法によりエッチバックして前記開口の側
壁に前記第２の絶縁膜を残すとともに前記開口の底面に
残されていた第１の絶縁膜を除去して前記動作層の表面
を選択的に露出させる工程と、金属層（１６）を堆積し
該金属層を前記開口内に残すようにパターニングする工
程と、前記第１および第２の絶縁膜をエッチング除去す
る工程と、を有することを特徴とする半導体装置の製造
方法、が提供される。
め、本発明によれば、半絶縁性の化合物半導体基板（１
０）上に化合物半導体からなる動作層（１１）を形成し
該動作層上に第１の絶縁膜（１２）を形成する工程と、
前記第１の絶縁膜の表面を覆う反射膜（１３）を形成す
る工程と、ゲート領域が開口されたレジスト膜（１４）
を形成し該レジスト膜をマスクとして異方性ドライエッ
チング法によって前記反射膜（１３）および前記第１の
絶縁膜（１２）をエッチングして前記第１の絶縁膜の一
部を残す開口を形成する工程と、前記レジストおよび前
記反射膜を除去する工程と、前記第１の絶縁膜の表面お
よび前記第１の絶縁膜の前記開口の内壁を覆う第２の絶
縁膜（１５）を形成する工程と、前記第２の絶縁膜をド
ライエッチング法によりエッチバックして前記開口の側
壁に前記第２の絶縁膜を残すとともに前記開口の底面に
残されていた第１の絶縁膜を除去して前記動作層の表面
を選択的に露出させる工程と、金属層（１６）を堆積し
該金属層を前記開口内に残すようにパターニングする工
程と、前記第１および第２の絶縁膜をエッチング除去す
る工程と、を有することを特徴とする半導体装置の製造
方法、が提供される。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）〜（ｆ）は本発明によるゲー
ト電極形成方法を説明するために、主要工程を工程順に
示した断面図である。まず、図１の（ａ）に示すよう
に、半絶縁性ＧａＡｓからなる半導体基板１０上に、動
作層１１として、分子線エピタキシー法（ＭＢＥ法）に
より、Ｓｉを不純物とするキャリア濃度２×１０17cm-3
のｎ型ＧａＡｓ層を膜厚２０００Åに成長させる。その
上にＳｉＯ2 よりなる第１の絶縁膜１２をＣＶＤ法によ
り６０００Åの厚さに成膜し、さらに第１の絶縁膜１２
上にＷＳｉよりなる反射膜１３をスパッタ蒸着法により
１０００Åの厚さに形成する。
て説明する。図１の（ａ）〜（ｆ）は本発明によるゲー
ト電極形成方法を説明するために、主要工程を工程順に
示した断面図である。まず、図１の（ａ）に示すよう
に、半絶縁性ＧａＡｓからなる半導体基板１０上に、動
作層１１として、分子線エピタキシー法（ＭＢＥ法）に
より、Ｓｉを不純物とするキャリア濃度２×１０17cm-3
のｎ型ＧａＡｓ層を膜厚２０００Åに成長させる。その
上にＳｉＯ2 よりなる第１の絶縁膜１２をＣＶＤ法によ
り６０００Åの厚さに成膜し、さらに第１の絶縁膜１２
上にＷＳｉよりなる反射膜１３をスパッタ蒸着法により
１０００Åの厚さに形成する。
【００１２】続いて、フォトレジストを５０００Åの厚
さにスピンコートし、乾燥させ、その後、通常のフォト
リソグラフィ工程によってゲート電極パターンに対応す
る、長さ０．４５μｍ、幅１００μｍの開口を設けて、
第１のレジスト膜１４を形成する。次に、図１の（ｂ）
に示すように、第１のレジスト膜１４をマスクとしてＳ
Ｆ6 ＋ＣＦ4 混合ガスを用いたＲＩＥ法により反射膜１
３を、またＣＨＦ3 ＋Ｏ2混合ガスを用いたＲＩＥ法に
より第１の絶縁膜１２を、それぞれエッチングしてゲー
ト電極パターンに対応する形状の開口を形成する。その
際、開口の底面に第１の絶縁膜１２を約１０００Åの厚
さに残しておく。
さにスピンコートし、乾燥させ、その後、通常のフォト
リソグラフィ工程によってゲート電極パターンに対応す
る、長さ０．４５μｍ、幅１００μｍの開口を設けて、
第１のレジスト膜１４を形成する。次に、図１の（ｂ）
に示すように、第１のレジスト膜１４をマスクとしてＳ
Ｆ6 ＋ＣＦ4 混合ガスを用いたＲＩＥ法により反射膜１
３を、またＣＨＦ3 ＋Ｏ2混合ガスを用いたＲＩＥ法に
より第１の絶縁膜１２を、それぞれエッチングしてゲー
ト電極パターンに対応する形状の開口を形成する。その
際、開口の底面に第１の絶縁膜１２を約１０００Åの厚
さに残しておく。
【００１３】次に、図１の（ｃ）に示すように、第１の
レジスト膜１４を有機溶剤処理およびＯ2 プラズマ処理
により剥離し除去した後、ＳＦ6 ＋ＣＦ4 混合ガスを用
いたＭＩＥ法により反射膜１３を除去し、次に、開口内
壁を含む全面にＳｉＯ2 からなる第２の絶縁膜１５をＣ
ＶＤ法により１０００Åの厚さの成膜する。次に、図１
の（ｄ）に示すように、第２の絶縁膜１５をＳＦ6 ガス
を用いたＭＩＥ法によりエッチバックして開口底面に動
作層１１の表面を露出させるとともに開口側壁に第２の
絶縁膜１５を残す。このエッチバック工程後の開口の長
さは、所望のゲート長の電極に対応する約０．４３μｍ
であった。そして、図１の（ｄ）に示すように、このエ
ッチバック工程終了後に、開口周囲に第２の絶縁膜１５
の突起は見られない。
レジスト膜１４を有機溶剤処理およびＯ2 プラズマ処理
により剥離し除去した後、ＳＦ6 ＋ＣＦ4 混合ガスを用
いたＭＩＥ法により反射膜１３を除去し、次に、開口内
壁を含む全面にＳｉＯ2 からなる第２の絶縁膜１５をＣ
ＶＤ法により１０００Åの厚さの成膜する。次に、図１
の（ｄ）に示すように、第２の絶縁膜１５をＳＦ6 ガス
を用いたＭＩＥ法によりエッチバックして開口底面に動
作層１１の表面を露出させるとともに開口側壁に第２の
絶縁膜１５を残す。このエッチバック工程後の開口の長
さは、所望のゲート長の電極に対応する約０．４３μｍ
であった。そして、図１の（ｄ）に示すように、このエ
ッチバック工程終了後に、開口周囲に第２の絶縁膜１５
の突起は見られない。
【００１４】次に、図１の（ｅ）に示すように、開口に
よって露出した動作層１１の表面を含む全面に１０００
Åの膜厚のＷＳｉと、５００Åの膜厚のＴｉＮと、２０
００Åの膜厚のＡｕよりなる電極金属層１６をスパッタ
蒸着法および真空蒸着法により順次成膜し、通常のフォ
トリソグラフィ工程によって電極金属層１６をゲート電
極パターンに加工するための第２のレジスト膜１７を形
成する。
よって露出した動作層１１の表面を含む全面に１０００
Åの膜厚のＷＳｉと、５００Åの膜厚のＴｉＮと、２０
００Åの膜厚のＡｕよりなる電極金属層１６をスパッタ
蒸着法および真空蒸着法により順次成膜し、通常のフォ
トリソグラフィ工程によって電極金属層１６をゲート電
極パターンに加工するための第２のレジスト膜１７を形
成する。
【００１５】次に、図１の（ｆ）に示すように、第２の
レジスト膜１７をマスクとして電極金属層１６をＡｒを
用いたイオンミリング法で所望のパターンにエッチング
加工し、第２のレジスト膜１７を有機溶剤処理およびＯ
2 プラズマ処理によって剥離除去する。さらに、第１の
絶縁膜１２および第２の絶縁膜１５をウェットエッチン
グにより除去することにより、ショットキーゲート電極
の形成を完了する。
レジスト膜１７をマスクとして電極金属層１６をＡｒを
用いたイオンミリング法で所望のパターンにエッチング
加工し、第２のレジスト膜１７を有機溶剤処理およびＯ
2 プラズマ処理によって剥離除去する。さらに、第１の
絶縁膜１２および第２の絶縁膜１５をウェットエッチン
グにより除去することにより、ショットキーゲート電極
の形成を完了する。
【００１６】このように形成された半導体装置では、図
１の（ｆ）に示されるように、ゲート電極は肉薄部のな
い良好な形状に形成されるので、ゲート電極に折れや破
損が生じることはなくなる。また、上記製造工程におい
て、動作層１１がドライエッチングによって受ける損傷
は軽微なものであるので、動作層１１の表面近傍のキャ
リアの減少はほとんど見られなかった。
１の（ｆ）に示されるように、ゲート電極は肉薄部のな
い良好な形状に形成されるので、ゲート電極に折れや破
損が生じることはなくなる。また、上記製造工程におい
て、動作層１１がドライエッチングによって受ける損傷
は軽微なものであるので、動作層１１の表面近傍のキャ
リアの減少はほとんど見られなかった。
【００１７】次に、本発明の第２の実施例を、先の実施
例の場合と同様に図１を参照して説明する。本実施例に
おいても、図１の（ａ）〜（ｃ）の工程までは先の実施
例の場合と同様である。図１の（ｃ）の状態に加工した
後のエッチバック工程において、本実施例では、高真空
状態でもラジカルが多く存在するためにイオン衝撃が少
なく動作層が損傷を受けにくいＳＦ6 を用いたＥＣＲ法
（エレクトロンサイクロトロンレゾナンス法）を適用し
た。このＥＣＲ法を用いたエッチバック工程終了後にお
いて、本実施例においても図１の（ｄ）に示すように、
開口周囲に第２の絶縁膜１５のの突起は見られなかっ
た。また、この工程終了後の開口の長さは０．４２μｍ
であった。
例の場合と同様に図１を参照して説明する。本実施例に
おいても、図１の（ａ）〜（ｃ）の工程までは先の実施
例の場合と同様である。図１の（ｃ）の状態に加工した
後のエッチバック工程において、本実施例では、高真空
状態でもラジカルが多く存在するためにイオン衝撃が少
なく動作層が損傷を受けにくいＳＦ6 を用いたＥＣＲ法
（エレクトロンサイクロトロンレゾナンス法）を適用し
た。このＥＣＲ法を用いたエッチバック工程終了後にお
いて、本実施例においても図１の（ｄ）に示すように、
開口周囲に第２の絶縁膜１５のの突起は見られなかっ
た。また、この工程終了後の開口の長さは０．４２μｍ
であった。
【００１８】その後、電極金属層の堆積とそのパターニ
ングおよび第１、第２の絶縁膜の除去を行って半導体装
置を作製した。本実施例によっても、ショットキーゲー
ト電極は、図１の（ｆ）に示されるように、良好な形状
のものが得られた。さらに、ドライエッチング損傷によ
る動作層１１の表面近傍のキャリアの減少は、ＭＩＥ法
の場合と同様にほとんど見られなかった。
ングおよび第１、第２の絶縁膜の除去を行って半導体装
置を作製した。本実施例によっても、ショットキーゲー
ト電極は、図１の（ｆ）に示されるように、良好な形状
のものが得られた。さらに、ドライエッチング損傷によ
る動作層１１の表面近傍のキャリアの減少は、ＭＩＥ法
の場合と同様にほとんど見られなかった。
【００１９】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法は、電子ビーム露光時に反射膜として用い
られるＷＳｉなどの膜を、開口を微細な形状に加工する
ための第２の絶縁膜を形成する前に除去するものである
ので、本発明によれば、動作層への損傷の少ないＳＦ6
ガスを用いて第２の絶縁膜をエッチングした場合でもＷ
ＳｉとＳｉＯ2 のエッチング速度の差が大きいために生
じる開口周囲のＳｉＯ2よりなる突起は発生せず、その
ためにこの開口上部にゲート電極を形成した場合でも、
肉薄部のない良好な形状のゲート電極を形成することが
でき、ゲート電極の折れ、破損事故を回避することがで
きる。
置の製造方法は、電子ビーム露光時に反射膜として用い
られるＷＳｉなどの膜を、開口を微細な形状に加工する
ための第２の絶縁膜を形成する前に除去するものである
ので、本発明によれば、動作層への損傷の少ないＳＦ6
ガスを用いて第２の絶縁膜をエッチングした場合でもＷ
ＳｉとＳｉＯ2 のエッチング速度の差が大きいために生
じる開口周囲のＳｉＯ2よりなる突起は発生せず、その
ためにこの開口上部にゲート電極を形成した場合でも、
肉薄部のない良好な形状のゲート電極を形成することが
でき、ゲート電極の折れ、破損事故を回避することがで
きる。
【００２０】また、第２の絶縁膜のエッチバック後の開
口の寸法を、ＦＥＴの特性上要求される長さのゲート電
極を形成するのに適合するサイズの約０．４２〜０．４
３μｍとすることができる。さらに、ドライエッチング
による半導体動作層の損傷を低く抑えることができるの
で、損傷による動作層の表面近傍のキャリアの減少をほ
とんど生じさせないようにすることができる。
口の寸法を、ＦＥＴの特性上要求される長さのゲート電
極を形成するのに適合するサイズの約０．４２〜０．４
３μｍとすることができる。さらに、ドライエッチング
による半導体動作層の損傷を低く抑えることができるの
で、損傷による動作層の表面近傍のキャリアの減少をほ
とんど生じさせないようにすることができる。
【図１】本発明の実施例を説明するための主要工程断面
図。
図。
【図２】従来例の主要工程断面図。
１０、２０ 半導体基板（半絶縁性ＧａＡｓ基板） １１、２１ 動作層（ｎ型ＧａＡｓ層） １２、２２ 第１の絶縁膜（ＳｉＯ2 膜） １３、２３ 反射膜（ＷＳｉ膜） １４、２４ 第１のレジスト膜 １５、２５ 第２の絶縁膜（ＳｉＯ2 膜） １６、２６ 電極金属層（ＷＳｉ／ＴｉＮ／Ａｕ） １７、２７ 第２のレジスト膜 ２８ 肉薄部
Claims (3)
- 【請求項１】 半絶縁性の化合物半導体基板上に化合物
半導体からなる動作層を形成し該動作層上に第１の絶縁
膜を形成する工程と、前記第１の絶縁膜の表面を覆う反
射膜を形成する工程と、ゲート領域が開口されたレジス
ト膜を形成し該レジスト膜をマスクとして異方性ドライ
エッチング法によって前記反射膜および前記第１の絶縁
膜をエッチングして前記第１の絶縁膜の一部を残す開口
を形成する工程と、前記レジストおよび前記反射膜を除
去する工程と、前記第１の絶縁膜の表面および前記第１
の絶縁膜の前記開口の内壁を覆う第２の絶縁膜を形成す
る工程と、前記第２の絶縁膜をドライエッチング法によ
りエッチバックして前記開口の側壁に前記第２の絶縁膜
を残すとともに前記開口の底面に残されていた第１の絶
縁膜を除去して前記動作層の表面を選択的に露出させる
工程と、金属層を堆積し該金属層を前記開口内に残すよ
うにパターニングする工程と、前記第１および第２の絶
縁膜をエッチング除去する工程と、を有することを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記第１の絶縁膜をエッチングして前記
開口を形成する際に採用されるエッチング手段より、前
記第２の絶縁膜をエッチバックする際に採用されるエッ
チング手段の方が被エッチング物に対するイオン衝撃が
少ないことを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項３】 前記第２の絶縁膜をエッチバックする際
に採用されるエッチング手段が、マグネトロンタイプの
リアクティブイオンエッチング法またはエレクトロンサ
イクロトロンレゾナンス法を用いたものであることを特
徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5062657A JP2551315B2 (ja) | 1993-02-26 | 1993-02-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5062657A JP2551315B2 (ja) | 1993-02-26 | 1993-02-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318605A true JPH06318605A (ja) | 1994-11-15 |
| JP2551315B2 JP2551315B2 (ja) | 1996-11-06 |
Family
ID=13206603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5062657A Expired - Fee Related JP2551315B2 (ja) | 1993-02-26 | 1993-02-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551315B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6159861A (en) * | 1997-08-28 | 2000-12-12 | Nec Corporation | Method of manufacturing semiconductor device |
| CN117542733A (zh) * | 2024-01-10 | 2024-02-09 | 合肥晶合集成电路股份有限公司 | 半导体结构的制作方法、电路及芯片 |
-
1993
- 1993-02-26 JP JP5062657A patent/JP2551315B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6159861A (en) * | 1997-08-28 | 2000-12-12 | Nec Corporation | Method of manufacturing semiconductor device |
| KR100307986B1 (ko) * | 1997-08-28 | 2002-05-09 | 가네꼬 히사시 | 반도체장치의제조방법 |
| CN117542733A (zh) * | 2024-01-10 | 2024-02-09 | 合肥晶合集成电路股份有限公司 | 半导体结构的制作方法、电路及芯片 |
| CN117542733B (zh) * | 2024-01-10 | 2024-04-26 | 合肥晶合集成电路股份有限公司 | 半导体结构的制作方法、电路及芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2551315B2 (ja) | 1996-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4839304A (en) | Method of making a field effect transistor with overlay gate structure | |
| US5963841A (en) | Gate pattern formation using a bottom anti-reflective coating | |
| US6107172A (en) | Controlled linewidth reduction during gate pattern formation using an SiON BARC | |
| US20040051183A1 (en) | Method of forming self-aligned contact structure with locally etched gate conductive layer | |
| JPH06140396A (ja) | 半導体装置とその製法 | |
| US4977100A (en) | Method of fabricating a MESFET | |
| US6121123A (en) | Gate pattern formation using a BARC as a hardmask | |
| US5254213A (en) | Method of forming contact windows | |
| US4897365A (en) | Reduced-beak planox process for the formation of integrated electronic components | |
| JPH0897194A (ja) | 窒化シリコンのエッチング方法 | |
| US5512518A (en) | Method of manufacture of multilayer dielectric on a III-V substrate | |
| US5821170A (en) | Method for etching an insulating material | |
| JPH10326830A (ja) | 半導体装置の製造方法 | |
| JP2551315B2 (ja) | 半導体装置の製造方法 | |
| JPH09148269A (ja) | Ｔ型ゲート電極の重畳方法およびｔ型低抵抗金属の重畳方法 | |
| JP3181741B2 (ja) | 半導体装置の製造方法 | |
| US5237192A (en) | MESFET semiconductor device having a T-shaped gate electrode | |
| JP3348542B2 (ja) | シリコン系材料層のパターニング方法 | |
| KR0161878B1 (ko) | 반도체장치의 콘택홀 형성방법 | |
| JP2003534659A (ja) | 半導体装置の反射防止膜をドライエッチングにより除去する方法 | |
| JP2914022B2 (ja) | ゲート電極の形成方法 | |
| JP2708018B2 (ja) | コンタクトホール形成方法 | |
| JPH1187322A (ja) | 半導体装置の製造方法 | |
| JP2708019B2 (ja) | コンタクトホール形成方法 | |
| JPH11307516A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |