JP2914022B2 - ゲート電極の形成方法 - Google Patents
ゲート電極の形成方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ゲート電極の形成方法
に係わり、特に化合物半導体ショットキーゲート電界効
果トランジスタのゲート電極の形成方法に関する。
に係わり、特に化合物半導体ショットキーゲート電界効
果トランジスタのゲート電極の形成方法に関する。
【０００２】
【従来の技術】化合物半導体を用いたショットキーゲー
ト電界効果トランジスタ（ＦＥＴ）の従来のゲート電極
形成方法の一つとして、半絶縁性ＧａＡｓ基板上に形成
された化合物半導体からなる動作層上に形成した絶縁膜
にゲート電極パターンに対応した開口を設け、開口内に
ゲート電極となる金属層を形成する方法が知られてい
る。
ト電界効果トランジスタ（ＦＥＴ）の従来のゲート電極
形成方法の一つとして、半絶縁性ＧａＡｓ基板上に形成
された化合物半導体からなる動作層上に形成した絶縁膜
にゲート電極パターンに対応した開口を設け、開口内に
ゲート電極となる金属層を形成する方法が知られてい
る。
【０００３】図４（ａ）〜（ｄ）は、この従来のゲート
電極の形成方法を説明するための工程順を示した断面図
である。
電極の形成方法を説明するための工程順を示した断面図
である。
【０００４】図４（ａ）に示すように、表面にエピタキ
シャル成長法または、イオン注入法で動作層２を形成し
た半導体基板１の上に二酸化珪素（ＳｉＯ2 ）よりなる
絶縁膜３をＣＶＤ法などで形成し、その上にゲート電極
パターンに対応した開口を有する第１のホトレジスト４
を通常のホトレジスト工程で形成する。
シャル成長法または、イオン注入法で動作層２を形成し
た半導体基板１の上に二酸化珪素（ＳｉＯ2 ）よりなる
絶縁膜３をＣＶＤ法などで形成し、その上にゲート電極
パターンに対応した開口を有する第１のホトレジスト４
を通常のホトレジスト工程で形成する。
【０００５】次に、第１のホトレジストをマスクとした
異方性のドライエッチング、例えば、ＣＨＦ3 とＯ2 の
混合ガスを用いた異方性ドライエッチングにより絶縁膜
３にゲート電極パターンに対応した開口を形成する。こ
こで異方性のドライエッチングを用いるのは、ゲート開
口パターンの微細ゲート長を制御性、再現性良く得るた
めである。続いて第１のホトレジスト４を除去すること
によって図４（ｂ）に示した構造が得られる。
異方性のドライエッチング、例えば、ＣＨＦ3 とＯ2 の
混合ガスを用いた異方性ドライエッチングにより絶縁膜
３にゲート電極パターンに対応した開口を形成する。こ
こで異方性のドライエッチングを用いるのは、ゲート開
口パターンの微細ゲート長を制御性、再現性良く得るた
めである。続いて第１のホトレジスト４を除去すること
によって図４（ｂ）に示した構造が得られる。
【０００６】次に、図４（ｃ）に示すように前記絶縁膜
３及び開口によって露出した動作層２の表面を含む全面
にゲート電極となる電極金属層５をスパッタ蒸着法また
は真空蒸着法等によって形成し、次にゲート電極パター
ンを有する第２のホトレジスト６を通常のホトレジスト
工程によって形成する。
３及び開口によって露出した動作層２の表面を含む全面
にゲート電極となる電極金属層５をスパッタ蒸着法また
は真空蒸着法等によって形成し、次にゲート電極パター
ンを有する第２のホトレジスト６を通常のホトレジスト
工程によって形成する。
【０００７】次に、第２のホトレジスト６をマスクとし
たイオンミリング法や反応性イオンエッチング法（ＲＩ
Ｅ）等によって前記金属層５をエッチングし、絶縁膜３
をウェットエッチング法で除去することによって図４
（ｄ）に示す電極が得られる。
たイオンミリング法や反応性イオンエッチング法（ＲＩ
Ｅ）等によって前記金属層５をエッチングし、絶縁膜３
をウェットエッチング法で除去することによって図４
（ｄ）に示す電極が得られる。
【０００８】
【発明が解決しようとする課題】前述した従来のゲート
電極の形成方法では、ゲート領域を開口する際における
ＣＨＦ3 とＯ2 の混合ガスを用いた異方性ドライエッチ
ングのイオン衝撃により動作層が損傷を受け、表面近傍
のキャリアが減少してしまうという問題点があった。こ
のキャリアの減少は４００℃以上の熱処理によってある
程度回復するが完全には回復せず、その減少率はドライ
エッチング条件やオーバーエッチング時間により異な
り、ドライエッチング速度の再現性のばらつきや基板面
内分布によって、キャリア減少率のばらつきが生じ、Ｆ
ＥＴ特性のばらつきが大きくなり歩留りが低下するとい
う問題点があった。
電極の形成方法では、ゲート領域を開口する際における
ＣＨＦ3 とＯ2 の混合ガスを用いた異方性ドライエッチ
ングのイオン衝撃により動作層が損傷を受け、表面近傍
のキャリアが減少してしまうという問題点があった。こ
のキャリアの減少は４００℃以上の熱処理によってある
程度回復するが完全には回復せず、その減少率はドライ
エッチング条件やオーバーエッチング時間により異な
り、ドライエッチング速度の再現性のばらつきや基板面
内分布によって、キャリア減少率のばらつきが生じ、Ｆ
ＥＴ特性のばらつきが大きくなり歩留りが低下するとい
う問題点があった。
【０００９】また、発明者らの実験によれば従来条件で
は、異方性ドライエッチングによるゲート領域開口時、
ゲート開口面に３０ｎｍ（ナノメータ）以上のＳｉＯ2
膜を残し、この残膜をウェットエッチングで開口すると
表面近傍のキャリアの減少はなかった。しかしながら、
ＳｉＯ2 残膜厚の半導体ウェハ面内ばらつきが６０±３
０ｎｍあるため面内全域においてＳｉＯ2 膜を３０ｎｍ
以上残す条件で異方性ドライエッチングを行うとＳｉＯ
2 残膜厚３０〜９０ｎｍとばらつき、ウェットエッチン
グで開口するとき開口の広がりとばらつきが大きくなる
という問題点もあった。
は、異方性ドライエッチングによるゲート領域開口時、
ゲート開口面に３０ｎｍ（ナノメータ）以上のＳｉＯ2
膜を残し、この残膜をウェットエッチングで開口すると
表面近傍のキャリアの減少はなかった。しかしながら、
ＳｉＯ2 残膜厚の半導体ウェハ面内ばらつきが６０±３
０ｎｍあるため面内全域においてＳｉＯ2 膜を３０ｎｍ
以上残す条件で異方性ドライエッチングを行うとＳｉＯ
2 残膜厚３０〜９０ｎｍとばらつき、ウェットエッチン
グで開口するとき開口の広がりとばらつきが大きくなる
という問題点もあった。
【００１０】本発明はゲート領域開口時の損傷を低減
し、設計通りのＦＥＴを面内均一性良く提供することを
目的としている。
し、設計通りのＦＥＴを面内均一性良く提供することを
目的としている。
【００１１】
【００１２】
【００１３】
【課題を解決するための手段】 本発明の特徴は、半絶縁
性の化合物半導体基板上に形成された化合物半導体から
なる動作層上に第１の電極金属層、絶縁膜を順次積層す
る工程と、ゲート領域形成部分が開口された第１のレジ
スト膜を形成し、該第１のレジスト膜をマスクとして前
記絶縁膜を異方性ドライエッチング法によってエッチン
グすることにより前記第１の電極金属層に達しかつゲー
ト領域を定める開口部を形成する工程と、前記第１の電
極金属層の表面が露出した前記開口部内から前記絶縁膜
上にかけて第２の電極金属層を形成する工程と、第２の
レジスト膜をマスクにして前記絶縁膜上の前記第２の電
極金属層をパターニングする工程と、次に、前記第２の
レジスト膜および前記絶縁膜を除去する工程しかる後、
等方性エッチング法により前記開口部下に位置している
ゲート領域以外の前記第１の電極金属層を除去する工程
とを含むゲート電極の形成方法にある。
性の化合物半導体基板上に形成された化合物半導体から
なる動作層上に第１の電極金属層、絶縁膜を順次積層す
る工程と、ゲート領域形成部分が開口された第１のレジ
スト膜を形成し、該第１のレジスト膜をマスクとして前
記絶縁膜を異方性ドライエッチング法によってエッチン
グすることにより前記第１の電極金属層に達しかつゲー
ト領域を定める開口部を形成する工程と、前記第１の電
極金属層の表面が露出した前記開口部内から前記絶縁膜
上にかけて第２の電極金属層を形成する工程と、第２の
レジスト膜をマスクにして前記絶縁膜上の前記第２の電
極金属層をパターニングする工程と、次に、前記第２の
レジスト膜および前記絶縁膜を除去する工程しかる後、
等方性エッチング法により前記開口部下に位置している
ゲート領域以外の前記第１の電極金属層を除去する工程
とを含むゲート電極の形成方法にある。
【００１４】
【実施例】次に、図面を参照しながら、本発明を具体的
に説明する。
に説明する。
【００１５】図１（ａ）〜（ｆ）は本発明に関連する第
１の技術のゲート電極形成の主要工程を工程順に示した
断面図である。
１の技術のゲート電極形成の主要工程を工程順に示した
断面図である。
【００１６】まず図１（ａ）に示すように半絶縁性Ｇａ
Ａｓ基板よりなる半導体基板１上に、分子線エピタキシ
ー法（ＭＢＥ法）によってＳｉ濃度約２×１０17ｃｍ-3
のｎ型ＧａＡｓよりなる動作層２を２００ｎｍの厚さに
成長した後、ＳｉＯ2 よりなる第１の絶縁膜７をＣＶＤ
法などによって５０±５ｎｍの厚さに成膜し、続いて窒
化珪素（Ｓｉ3 Ｎ4 ）よりなる第２の絶縁膜８をＣＶＤ
法などによって４００ｎｍの厚さに成膜し、続いて５０
０ｎｍの厚さの第１のホトレジスト４をスピン塗布乾燥
し、通常のホトレジスト工程によってゲート電極パター
ンに対応する幅Ｗ1 が０．４５μｍ、長さ（図面の紙面
と垂直方向の寸法）が１００μｍの開口１２を形成す
る。
Ａｓ基板よりなる半導体基板１上に、分子線エピタキシ
ー法（ＭＢＥ法）によってＳｉ濃度約２×１０17ｃｍ-3
のｎ型ＧａＡｓよりなる動作層２を２００ｎｍの厚さに
成長した後、ＳｉＯ2 よりなる第１の絶縁膜７をＣＶＤ
法などによって５０±５ｎｍの厚さに成膜し、続いて窒
化珪素（Ｓｉ3 Ｎ4 ）よりなる第２の絶縁膜８をＣＶＤ
法などによって４００ｎｍの厚さに成膜し、続いて５０
０ｎｍの厚さの第１のホトレジスト４をスピン塗布乾燥
し、通常のホトレジスト工程によってゲート電極パター
ンに対応する幅Ｗ1 が０．４５μｍ、長さ（図面の紙面
と垂直方向の寸法）が１００μｍの開口１２を形成す
る。
【００１７】次に、図１（ｂ）に示すように、ＣＨＦ3
とＯ2 の混合ガスを用いた反応性イオンエッチング法
（ＲＩＥ）による異方性ドライエッチングによって第２
の絶縁膜８に底部の幅Ｗ2 が０．４５±０．０１μｍの
開口１３を形成する。この時、ＳｉＯ2 からなる第１の
絶縁膜７のエッチング速度はＳｉ3 Ｎ4 からなる第２の
絶縁膜８と比べて１０分の１以下で十分に遅いために、
ＳｉＯ2 膜はほとんどエッチングされず、ＳｉＯ2 膜が
膜厚５０±５ｎｍで半導体ウェハ面内で均一にほとんど
残るため、開口下部の動作層がＲＩＥによって受ける損
傷を防ぐことができる。
とＯ2 の混合ガスを用いた反応性イオンエッチング法
（ＲＩＥ）による異方性ドライエッチングによって第２
の絶縁膜８に底部の幅Ｗ2 が０．４５±０．０１μｍの
開口１３を形成する。この時、ＳｉＯ2 からなる第１の
絶縁膜７のエッチング速度はＳｉ3 Ｎ4 からなる第２の
絶縁膜８と比べて１０分の１以下で十分に遅いために、
ＳｉＯ2 膜はほとんどエッチングされず、ＳｉＯ2 膜が
膜厚５０±５ｎｍで半導体ウェハ面内で均一にほとんど
残るため、開口下部の動作層がＲＩＥによって受ける損
傷を防ぐことができる。
【００１８】ＳｉＯ2 膜７は図１（ｃ）に示すようにバ
ッファード・フッ酸によるウェットエッチングで開口１
４を形成する。このときのエッチングは等方性エッチン
グとなるため開口がやや広がり幅Ｗ3 は約０．５５μｍ
であった。このエッチングでは、膜厚５０±５ｎｍ程度
の薄く面内均一性の良いＳｉＯ2 膜７の開口を形成する
だけであり、開口寸法のばらつきも±１０％以下と小さ
く、ＦＥＴ特性上問題ない。
ッファード・フッ酸によるウェットエッチングで開口１
４を形成する。このときのエッチングは等方性エッチン
グとなるため開口がやや広がり幅Ｗ3 は約０．５５μｍ
であった。このエッチングでは、膜厚５０±５ｎｍ程度
の薄く面内均一性の良いＳｉＯ2 膜７の開口を形成する
だけであり、開口寸法のばらつきも±１０％以下と小さ
く、ＦＥＴ特性上問題ない。
【００１９】次に、図１（ｄ）に示すように、第１のホ
トレジスト４をＯ2 プラズマ処理、有機溶剤処理などに
よって除去した後、膜厚１００ｎｍの珪化タングステン
（ＷＳｉ）と膜厚５０ｎｍの窒化チタン（ＴｉＮ）、膜
厚２００ｎｍの金（Ａｕ）よりなる電極金属層５をスパ
ッタ蒸着等で順次形成し、通常のホトレジスト工程によ
って電極金属層５をゲート電極パターンに加工するため
のマスクとして用いる第２のホトレジスト６を形成す
る。
トレジスト４をＯ2 プラズマ処理、有機溶剤処理などに
よって除去した後、膜厚１００ｎｍの珪化タングステン
（ＷＳｉ）と膜厚５０ｎｍの窒化チタン（ＴｉＮ）、膜
厚２００ｎｍの金（Ａｕ）よりなる電極金属層５をスパ
ッタ蒸着等で順次形成し、通常のホトレジスト工程によ
って電極金属層５をゲート電極パターンに加工するため
のマスクとして用いる第２のホトレジスト６を形成す
る。
【００２０】その後、第２のホトレジスト６をマスクと
して電極金属層５をアルゴン（Ａｒ）を用いたイオンミ
リング法でエッチング加工し、第２のホトレジスト６を
Ｏ2プラズマ処理、有機溶剤処理などによって除去する
ことによって、図１（ｅ）の構造を得る。
して電極金属層５をアルゴン（Ａｒ）を用いたイオンミ
リング法でエッチング加工し、第２のホトレジスト６を
Ｏ2プラズマ処理、有機溶剤処理などによって除去する
ことによって、図１（ｅ）の構造を得る。
【００２１】更に、第１の絶縁膜７、第２の絶縁膜８を
ウェットエッチングで除去することによって図１（ｆ）
に示す所望のゲート電極を得る。
ウェットエッチングで除去することによって図１（ｆ）
に示す所望のゲート電極を得る。
【００２２】以上説明したように、第１の技術によれ
ば、第２の絶縁膜８に高寸法精度の開口を行うためのＲ
ＩＥによる動作層２への損傷は第１の絶縁膜７により防
止され、第１の絶縁膜７はウェットエッチングで開口さ
れるため動作層２への損傷は生じない。
ば、第２の絶縁膜８に高寸法精度の開口を行うためのＲ
ＩＥによる動作層２への損傷は第１の絶縁膜７により防
止され、第１の絶縁膜７はウェットエッチングで開口さ
れるため動作層２への損傷は生じない。
【００２３】第１の技術のゲート電極の形成方法を採用
したＦＥＴのしきい値電圧は、従来例では４２０±２０
℃のアニール後も設計値より１Ｖ程度ずれていたが、こ
の第１の技術ではアニールなしで設計値通りのものが得
られ、基板内均一性、再現性も良好であった。
したＦＥＴのしきい値電圧は、従来例では４２０±２０
℃のアニール後も設計値より１Ｖ程度ずれていたが、こ
の第１の技術ではアニールなしで設計値通りのものが得
られ、基板内均一性、再現性も良好であった。
【００２４】次に、本発明に関連する第２の技術につい
て同じ図１（ａ）〜（ｆ）を用いて説明する。
て同じ図１（ａ）〜（ｆ）を用いて説明する。
【００２５】この第２の技術では、第１の絶縁膜２であ
るＳｉＯ2 膜に開口を形成する方法として、ＣＨＦ3 と
Ｏ2 の混合ガスよりイオン衝撃が小さく、ウェットエッ
チングより異方性エッチングができるＳＦ6 によりＲＩ
Ｅ法を用いる。
るＳｉＯ2 膜に開口を形成する方法として、ＣＨＦ3 と
Ｏ2 の混合ガスよりイオン衝撃が小さく、ウェットエッ
チングより異方性エッチングができるＳＦ6 によりＲＩ
Ｅ法を用いる。
【００２６】このときのエッチングは異方性エッチング
となるため開口幅Ｗ3 の広がりは小さく約０．５μｍで
あった。以後、第１の技術と同じ工程で図１（ｆ）の構
造のゲート電極を得る。
となるため開口幅Ｗ3 の広がりは小さく約０．５μｍで
あった。以後、第１の技術と同じ工程で図１（ｆ）の構
造のゲート電極を得る。
【００２７】第２の技術のゲート電極の形成方法を採用
したＦＥＴのしきい値電圧は、従来例では４００±２０
℃のアニール後も設計値より１Ｖ程度ずれていたが、こ
の第２の技術では設計値通りのＦＥＴが得られ、基板内
均一性、再現性も良好であった。
したＦＥＴのしきい値電圧は、従来例では４００±２０
℃のアニール後も設計値より１Ｖ程度ずれていたが、こ
の第２の技術では設計値通りのＦＥＴが得られ、基板内
均一性、再現性も良好であった。
【００２８】次に、本発明に関連する第３の技術につい
て説明する。図２（ａ）〜（ｆ）はこの第３の技術のゲ
ート電極形成の主要工程を工程順に示した断面図であ
る。
て説明する。図２（ａ）〜（ｆ）はこの第３の技術のゲ
ート電極形成の主要工程を工程順に示した断面図であ
る。
【００２９】まず図２（ａ）に示すように半絶縁性Ｇａ
Ａｓ基板よりなる半導体基板１上に、分子線エピタキシ
ー法（ＭＢＥ法）によってＳｉ濃度約２×１０17ｃｍ-3
のｎ形ＧａＡｓよりなる動作層２を２００ｎｍの厚さに
成長した後、ＳｉＯ2 よりなる第１の絶縁膜７をＣＶＤ
法などによって４０±４ｎｍの厚さに成膜し、続いてア
ルミニウム膜よりなる中間層９をスパッタ蒸着法または
真空蒸着法等によって２０ｎｍの膜厚に成膜し、さらに
ＳｉＯ2 よりなる第２の絶縁膜８をＣＶＤ法等によって
４００ｎｍの厚さに成膜し、続いて５００ｎｍの厚さの
ホトレジスト４をスピン塗布乾燥し、通常のホトレジス
ト工程によってゲート電極パターンに対応する幅Ｗ3 が
０．４μｍ、長さ（図面の紙面に垂直方向の寸法）が１
００μｍの開口１５を形成する。
Ａｓ基板よりなる半導体基板１上に、分子線エピタキシ
ー法（ＭＢＥ法）によってＳｉ濃度約２×１０17ｃｍ-3
のｎ形ＧａＡｓよりなる動作層２を２００ｎｍの厚さに
成長した後、ＳｉＯ2 よりなる第１の絶縁膜７をＣＶＤ
法などによって４０±４ｎｍの厚さに成膜し、続いてア
ルミニウム膜よりなる中間層９をスパッタ蒸着法または
真空蒸着法等によって２０ｎｍの膜厚に成膜し、さらに
ＳｉＯ2 よりなる第２の絶縁膜８をＣＶＤ法等によって
４００ｎｍの厚さに成膜し、続いて５００ｎｍの厚さの
ホトレジスト４をスピン塗布乾燥し、通常のホトレジス
ト工程によってゲート電極パターンに対応する幅Ｗ3 が
０．４μｍ、長さ（図面の紙面に垂直方向の寸法）が１
００μｍの開口１５を形成する。
【００３０】次に図２（ｂ）に示すように、ＣＨＦ3 と
Ｏ2 の混合ガスを用いたＲＩＥ法による異方性ドライエ
ッチングによって第２の絶縁膜８に底部の幅がＷ4 が
０．４μｍの開口１６を形成する。このとき、アルミニ
ウムからなる中間層９のエッチング速度はＳｉＯ2 から
なる第２の絶縁膜８に比べて１００分の１以下で十分遅
いために中間層９はほとんどエッチングされず、第１の
絶縁膜７の膜厚４０ｎｍと中間層９の膜厚２０ｎｍの大
部分が残るので、ＲＩＥによって開口部の動作層２が損
傷を受けるのを十分に防止することができる。
Ｏ2 の混合ガスを用いたＲＩＥ法による異方性ドライエ
ッチングによって第２の絶縁膜８に底部の幅がＷ4 が
０．４μｍの開口１６を形成する。このとき、アルミニ
ウムからなる中間層９のエッチング速度はＳｉＯ2 から
なる第２の絶縁膜８に比べて１００分の１以下で十分遅
いために中間層９はほとんどエッチングされず、第１の
絶縁膜７の膜厚４０ｎｍと中間層９の膜厚２０ｎｍの大
部分が残るので、ＲＩＥによって開口部の動作層２が損
傷を受けるのを十分に防止することができる。
【００３１】次に、図２（ｃ）に示すように、中間層９
であるアルミニウム膜にＣＣｌ4 系ガスを用いたＲＩＥ
によりかつ第２の絶縁膜８をマスクにして開口１７を形
成する。このとき、第１の絶縁膜７であるＳｉＯ2 膜の
エッチング速度は中間層９であるアルミニウム膜に比べ
て１００分の１以下で十分遅いために第１の絶縁膜７は
ほとんどエッチングされず、開口部下の動作層２のＲＩ
Ｅ損傷を十分に防止できる。続いて、第１の絶縁膜７を
バッファードフッ酸によってウェットエッチングしてそ
こに開口を形成する。このときのエッチングは等方性エ
ッチングとなるためそれまでの開口はわずかに広がりそ
の幅は約０．５μｍとなる。このエッチングでは膜厚４
０ｎｍと薄く面内均一性も良い第１の実施例に開口を形
成するだけであり、開口寸法ばらつきも±１０％以下と
小さく問題のない程度であった。また、このエッチング
によって第２の絶縁膜８と中間層９もエッチングされる
が、これは開口寸法にはほとんど影響しない。
であるアルミニウム膜にＣＣｌ4 系ガスを用いたＲＩＥ
によりかつ第２の絶縁膜８をマスクにして開口１７を形
成する。このとき、第１の絶縁膜７であるＳｉＯ2 膜の
エッチング速度は中間層９であるアルミニウム膜に比べ
て１００分の１以下で十分遅いために第１の絶縁膜７は
ほとんどエッチングされず、開口部下の動作層２のＲＩ
Ｅ損傷を十分に防止できる。続いて、第１の絶縁膜７を
バッファードフッ酸によってウェットエッチングしてそ
こに開口を形成する。このときのエッチングは等方性エ
ッチングとなるためそれまでの開口はわずかに広がりそ
の幅は約０．５μｍとなる。このエッチングでは膜厚４
０ｎｍと薄く面内均一性も良い第１の実施例に開口を形
成するだけであり、開口寸法ばらつきも±１０％以下と
小さく問題のない程度であった。また、このエッチング
によって第２の絶縁膜８と中間層９もエッチングされる
が、これは開口寸法にはほとんど影響しない。
【００３２】次に、図２（ｄ）に示すように、第１のホ
トレジスト層４をＯ2 プラズマ処理や有機溶剤処理等に
よって除去した後、膜厚１００ｎｍのＷＳｉと膜厚５０
ｎｍのＴｉＮ、膜厚２００ｎｍのＡｕよりなる電極金属
層５をスパッタ蒸着法等で順次形成し、通常のホトレジ
スト工程によって電極金属層５をゲート電極パターンに
加工するための第２のホトレジスト６を形成する。
トレジスト層４をＯ2 プラズマ処理や有機溶剤処理等に
よって除去した後、膜厚１００ｎｍのＷＳｉと膜厚５０
ｎｍのＴｉＮ、膜厚２００ｎｍのＡｕよりなる電極金属
層５をスパッタ蒸着法等で順次形成し、通常のホトレジ
スト工程によって電極金属層５をゲート電極パターンに
加工するための第２のホトレジスト６を形成する。
【００３３】次に、第２のホトレジスト６をマスクとし
て電極金属層６をＡｒ（アルゴン）を用いたイオンミリ
ング法でエッチング加工し、次に、第２のホトレジスト
６をＯ2 プラズマ処理、有機溶剤処理等によって除去す
ることによって図２（ｅ）の構造を得る。
て電極金属層６をＡｒ（アルゴン）を用いたイオンミリ
ング法でエッチング加工し、次に、第２のホトレジスト
６をＯ2 プラズマ処理、有機溶剤処理等によって除去す
ることによって図２（ｅ）の構造を得る。
【００３４】さらに第１の絶縁膜７、中間層９、第２の
絶縁膜８をバッファードフッ酸でエッチング除去するこ
とによって図２（ｆ）に示すゲート電極を得る。
絶縁膜８をバッファードフッ酸でエッチング除去するこ
とによって図２（ｆ）に示すゲート電極を得る。
【００３５】以上説明したように、第３の技術によれ
ば、第２の絶縁膜８に高寸法精度の開口を形成するため
に行うためのＲＩＥによる動作層２への損傷はアルミニ
ウムよりなる中間層９及び第１の絶縁膜７によって防止
され、中間層９に開口を形成するためのＲＩＥ損傷は第
１の絶縁膜７によって防止される。さらに第１の絶縁膜
７はウェットエッチングで開口されるため動作層２への
損傷は生じない。
ば、第２の絶縁膜８に高寸法精度の開口を形成するため
に行うためのＲＩＥによる動作層２への損傷はアルミニ
ウムよりなる中間層９及び第１の絶縁膜７によって防止
され、中間層９に開口を形成するためのＲＩＥ損傷は第
１の絶縁膜７によって防止される。さらに第１の絶縁膜
７はウェットエッチングで開口されるため動作層２への
損傷は生じない。
【００３６】またこの第３の技術では、第２の絶縁膜８
及び中間層９はＲＩＥによって加工が可能なため高精度
の開口寸法制御が可能であり、さらに、中間層の採用に
よって各エッチング工程における下地とのエッチング選
択比が高くできるため、基板内のエッチング速度の不均
一による下層の厚さむらも生じないため、基板面内及び
基板間での開口寸法の均一性も良好であり、局所的に損
傷をうける部分も生じない。
及び中間層９はＲＩＥによって加工が可能なため高精度
の開口寸法制御が可能であり、さらに、中間層の採用に
よって各エッチング工程における下地とのエッチング選
択比が高くできるため、基板内のエッチング速度の不均
一による下層の厚さむらも生じないため、基板面内及び
基板間での開口寸法の均一性も良好であり、局所的に損
傷をうける部分も生じない。
【００３７】従来例の形成方法によるゲート電極ではＦ
ＥＴのしきい値電圧は４００℃の熱処理後も設計値より
１Ｖ程度ずれていたが、この第３の技術のゲート電極で
は熱処理が無くとも設計値通りのものが得られ、基板内
均一性、再現性も良好であった。
ＥＴのしきい値電圧は４００℃の熱処理後も設計値より
１Ｖ程度ずれていたが、この第３の技術のゲート電極で
は熱処理が無くとも設計値通りのものが得られ、基板内
均一性、再現性も良好であった。
【００３８】次に、本発明に関連する第４の技術につい
て同じ図２（ａ）〜（ｆ）を用いて説明する。
て同じ図２（ａ）〜（ｆ）を用いて説明する。
【００３９】この第４の技術では、中間層９として膜厚
２０ｎｍのアルミナ（Ａｌ2 Ｏ3 ）膜を用いている。そ
の他の層の材料、膜厚等については第３の技術と同様で
ある。
２０ｎｍのアルミナ（Ａｌ2 Ｏ3 ）膜を用いている。そ
の他の層の材料、膜厚等については第３の技術と同様で
ある。
【００４０】この第４の技術によれば、図２（ｂ）に示
すように、第３の技術と同じ条件で第２の絶縁膜８のＲ
ＩＥにより開口を形成するとき、中間層９のＡｌ2 Ｏ3
は第２の絶縁膜８のＳｉＯ2 に比べてエッチング速度が
１００分の１以下であるため、膜厚２０ｎｍの中間層９
のＡｌ2 Ｏ3 と膜厚５０ｎｍの第１の絶縁膜７のＳｉＯ
2 によって動作層２がＲＩＥによる損傷を受けるのを防
止できる。
すように、第３の技術と同じ条件で第２の絶縁膜８のＲ
ＩＥにより開口を形成するとき、中間層９のＡｌ2 Ｏ3
は第２の絶縁膜８のＳｉＯ2 に比べてエッチング速度が
１００分の１以下であるため、膜厚２０ｎｍの中間層９
のＡｌ2 Ｏ3 と膜厚５０ｎｍの第１の絶縁膜７のＳｉＯ
2 によって動作層２がＲＩＥによる損傷を受けるのを防
止できる。
【００４１】次に、図２（ｃ）に示す中間層９のＡｌ2
Ｏ3 膜の開口エッチングにはリン酸によるウェットエッ
チングをもちいる。リン酸に対しては下地の第１の絶縁
膜７のＳｉＯ2 はエッチングされない。次に、第１の絶
縁膜７をバッファードフッ酸でウェットエッチング開口
する。このときは、Ａｌ2 Ｏ3 はバッファードフッ酸に
対して高い耐性をもつため、Ａｌ2 Ｏ3 をマスクにして
エッチングが行える。このとき、中間層９、第１の絶縁
膜７の開口は共に等方性のウェットエッチングによるた
め動作層２への損傷は全く無く、第１の絶縁膜７の開口
底部の幅は約０．５５μｍに広がるが、第１の絶縁膜
７、中間層９の膜厚はそれぞれ４０ｎｍ，２０ｎｍと薄
く面内均一性も良いため寸法制御性は十分にあり、±１
５％以内にはいる。
Ｏ3 膜の開口エッチングにはリン酸によるウェットエッ
チングをもちいる。リン酸に対しては下地の第１の絶縁
膜７のＳｉＯ2 はエッチングされない。次に、第１の絶
縁膜７をバッファードフッ酸でウェットエッチング開口
する。このときは、Ａｌ2 Ｏ3 はバッファードフッ酸に
対して高い耐性をもつため、Ａｌ2 Ｏ3 をマスクにして
エッチングが行える。このとき、中間層９、第１の絶縁
膜７の開口は共に等方性のウェットエッチングによるた
め動作層２への損傷は全く無く、第１の絶縁膜７の開口
底部の幅は約０．５５μｍに広がるが、第１の絶縁膜
７、中間層９の膜厚はそれぞれ４０ｎｍ，２０ｎｍと薄
く面内均一性も良いため寸法制御性は十分にあり、±１
５％以内にはいる。
【００４２】以下、第３の技術と同じ工程で図２（ｆ）
の構造のゲート電極を得る。但し、この第４の技術では
中間層９が絶縁体であるので、図２（ｅ）の構造でゲー
ト電極として用いることも可能である。
の構造のゲート電極を得る。但し、この第４の技術では
中間層９が絶縁体であるので、図２（ｅ）の構造でゲー
ト電極として用いることも可能である。
【００４３】以上、第４の技術によれば、第２の絶縁膜
８に高精度の開口を形成するためのＲＩＥによる動作層
２への損傷はＡｌ2 Ｏ3 よりなる中間層９及び第１の絶
縁膜７によって防止され、中間層９及び第１の絶縁膜７
の開口エッチングはウェットエッチングのため損傷は生
じない。
８に高精度の開口を形成するためのＲＩＥによる動作層
２への損傷はＡｌ2 Ｏ3 よりなる中間層９及び第１の絶
縁膜７によって防止され、中間層９及び第１の絶縁膜７
の開口エッチングはウェットエッチングのため損傷は生
じない。
【００４４】従来例の形成方法によるゲート電極ではＦ
ＥＴのしきい値電圧は４００℃の熱処理後も設計値より
１Ｖ程度ずれていたが、この第４の技術のゲート電極で
は熱処理を行なわない場合でも設計値通りのものが得ら
れ、基板内均一性、再現性も良好であった。
ＥＴのしきい値電圧は４００℃の熱処理後も設計値より
１Ｖ程度ずれていたが、この第４の技術のゲート電極で
は熱処理を行なわない場合でも設計値通りのものが得ら
れ、基板内均一性、再現性も良好であった。
【００４５】次に、本発明の実施例を図３（ａ）〜
（ｄ）を用いて説明する。図３（ａ）〜（ｄ）はこの実
施例の主要工程を工程順に示した断面図である。
（ｄ）を用いて説明する。図３（ａ）〜（ｄ）はこの実
施例の主要工程を工程順に示した断面図である。
【００４６】先ず図３（ａ）に示すように半絶縁性Ｇａ
Ａｓ基板よりなる半導体基板１上にＭＢＥ法で厚さ２０
０ｎｍ、Ｓｉ濃度１０17ｃｍ-3のｎ型ＧａＡｓよりなる
動作層２を成長した後、第１の電極金属層１０としてた
とえば膜厚５０ｎｍのＷＳｉを全面にスパッタ蒸着す
る。次に、絶縁膜３として例えばＳｉＯ2 膜をＣＶＤ法
で５００ｎｍ形成した後、ゲート領域を開口した第１の
ホトレジスト４を形成し、例えばＣＦ4 ガスを用いた異
方性ドライエッチングにより絶縁膜３に開口１８を形成
する。このときＣＦ4 ガスを用いるとＳｉＯ2 とＷＳｉ
で高いエッチング選択比をとることができるため、開口
部に露出したＷＳｉはほとんどエッチングされない。さ
らにここで重要なことは、ＷＳｉ膜が約３０ｎｍ以上の
厚さであれば、ドライエッチング時の照射イオンを完全
に遮蔽することが可能であり、ドライエッチングによる
動作層２への損傷を防ぐことができる。
Ａｓ基板よりなる半導体基板１上にＭＢＥ法で厚さ２０
０ｎｍ、Ｓｉ濃度１０17ｃｍ-3のｎ型ＧａＡｓよりなる
動作層２を成長した後、第１の電極金属層１０としてた
とえば膜厚５０ｎｍのＷＳｉを全面にスパッタ蒸着す
る。次に、絶縁膜３として例えばＳｉＯ2 膜をＣＶＤ法
で５００ｎｍ形成した後、ゲート領域を開口した第１の
ホトレジスト４を形成し、例えばＣＦ4 ガスを用いた異
方性ドライエッチングにより絶縁膜３に開口１８を形成
する。このときＣＦ4 ガスを用いるとＳｉＯ2 とＷＳｉ
で高いエッチング選択比をとることができるため、開口
部に露出したＷＳｉはほとんどエッチングされない。さ
らにここで重要なことは、ＷＳｉ膜が約３０ｎｍ以上の
厚さであれば、ドライエッチング時の照射イオンを完全
に遮蔽することが可能であり、ドライエッチングによる
動作層２への損傷を防ぐことができる。
【００４７】次に、図３（ｂ）に示すように、第１のホ
トレジスト層５を除去した後、例えば膜厚５０ｎｍのＴ
ｉと膜厚４００ｎｍのＡｕよりなる第２の電極金属層１
１をスパッタ蒸着法、真空蒸着法等で順次形成し、続い
て、第２の電極金属層１１をゲート電極パターンに加工
するための第２のホトレジスト６を形成する。
トレジスト層５を除去した後、例えば膜厚５０ｎｍのＴ
ｉと膜厚４００ｎｍのＡｕよりなる第２の電極金属層１
１をスパッタ蒸着法、真空蒸着法等で順次形成し、続い
て、第２の電極金属層１１をゲート電極パターンに加工
するための第２のホトレジスト６を形成する。
【００４８】次に、図３（ｃ）に示すように、第２のホ
トレジスト６をマスクとして第２の電極金属層１１をイ
オンミリング法でエッチング加工し、第２のホトレジス
ト６を除去した後、絶縁膜３を例えばバッファードフッ
酸を用いたウェットエッチング法で除去し、次に、たと
えばＳＦ6 ガスを用いた等方性のドライエッチング法で
ゲート領域以外のＷＳｉを除去することによってゲート
電極を得る。
トレジスト６をマスクとして第２の電極金属層１１をイ
オンミリング法でエッチング加工し、第２のホトレジス
ト６を除去した後、絶縁膜３を例えばバッファードフッ
酸を用いたウェットエッチング法で除去し、次に、たと
えばＳＦ6 ガスを用いた等方性のドライエッチング法で
ゲート領域以外のＷＳｉを除去することによってゲート
電極を得る。
【００４９】この場合、ＷＳｉの膜厚が５０ｎｍと薄く
面内均一性も良いために、等方性エッチングをもちいて
もサイドエッチング量は小さく、ゲート長の制御性は低
下しない。さらに、本実施例では、絶縁膜３の開口は全
て異方性ドライエッチング法で行われるため開口幅の広
がりが抑えられると共に、第１の電極金属層の等方性ド
ライエッチングにおけるサイドエッチングによって電極
幅が僅かに細くなるため、微細ゲートの形成に適してい
る。
面内均一性も良いために、等方性エッチングをもちいて
もサイドエッチング量は小さく、ゲート長の制御性は低
下しない。さらに、本実施例では、絶縁膜３の開口は全
て異方性ドライエッチング法で行われるため開口幅の広
がりが抑えられると共に、第１の電極金属層の等方性ド
ライエッチングにおけるサイドエッチングによって電極
幅が僅かに細くなるため、微細ゲートの形成に適してい
る。
【００５０】従来例の形成方法によるゲート電極ではＦ
ＥＴのしきい値電圧は４００℃の熱処理後も設計値より
１Ｖ程度ずれていたが、本実施例のゲート電極では熱処
理が無い場合でも設計値通りのものが得られ、基板内均
一性、再現性も良好であった。
ＥＴのしきい値電圧は４００℃の熱処理後も設計値より
１Ｖ程度ずれていたが、本実施例のゲート電極では熱処
理が無い場合でも設計値通りのものが得られ、基板内均
一性、再現性も良好であった。
【００５１】
【発明の効果】以上説明したように本発明は、異方性ド
ライエッチングによるゲート領域の絶縁膜開口の際、エ
ッチングストッパー層としての働きをもつ第１の絶縁膜
や中間層を導入することにより動作層への損傷を低減で
きる。また、エッチングストッパー層として働くために
これらの層の膜厚の基板面内ばらつきが小さく、これら
の層に等方性エッチングで開口したときの開口寸法のば
らつきを小さくできる効果がある。
ライエッチングによるゲート領域の絶縁膜開口の際、エ
ッチングストッパー層としての働きをもつ第１の絶縁膜
や中間層を導入することにより動作層への損傷を低減で
きる。また、エッチングストッパー層として働くために
これらの層の膜厚の基板面内ばらつきが小さく、これら
の層に等方性エッチングで開口したときの開口寸法のば
らつきを小さくできる効果がある。
【００５２】このため本発明のゲート電極の形成方法を
採用することによってＦＥＴ特性のばらつきのない設計
値通りのＦＥＴを面内均一性および再現性良く得ること
ができる。
採用することによってＦＥＴ特性のばらつきのない設計
値通りのＦＥＴを面内均一性および再現性良く得ること
ができる。
【図１】本発明に関連のある第１および第２の技術の主
要工程における断面図。
要工程における断面図。
【図２】本発明に関連のある第３および第４の技術の主
要工程における断面図。
要工程における断面図。
【図３】本発明の実施例の主要工程における断面図。
【図４】従来技術の主要工程における断面図。
１ 半導体基板 ２ 動作層 ３ 絶縁膜 ４ 第１のホトレジスト ５ 電極金属層 ６ 第２のホトレジスト ７ 第１の絶縁膜 ８ 第２の絶縁膜 ９ 中間層 １０ 第１の電極金属層 １１ 第２の電極金属層 １２〜１８ 開口
フロントページの続き (72)発明者 金森 幹夫 東京都港区芝五丁目７番１号日本電気株 式会社内 (56)参考文献 特開 平１−244666（ＪＰ，Ａ) 特開 平４−61326（ＪＰ，Ａ) 特開 平１−107577（ＪＰ，Ａ) 特開 平２−140943（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3065 H01L 29/80 - 29/812
Claims (3)
- 【請求項１】 半絶縁性の化合物半導体基板上に形成さ
れた化合物半導体からなる動作層上に第１の電極金属
層、絶縁膜を順次積層する工程と、ゲート領域形成部分
が開口された第１のレジスト膜を形成し、該第１のレジ
スト膜をマスクとして前記絶縁膜を異方性ドライエッチ
ング法によってエッチングすることにより前記第１の電
極金属層に達しかつゲート領域を定める開口部を形成す
る工程と、前記第１の電極金属層の表面が露出した前記
開口部内から前記絶縁膜上にかけて第２の電極金属層を
形成する工程と、第２のレジスト膜をマスクにして前記
絶縁膜上の前記第２の電極金属層をパターニングする工
程と、次に、前記第２のレジスト膜および前記絶縁膜を
除去する工程と、しかる後、等方性エッチング法により
前記開口部下に位置しているゲート領域以外の前記第１
の電極金属層を除去する工程とを含むことを特徴とする
ゲート電極の形成方法。 - 【請求項２】 前記第１の電極金属層はＷＳｉ膜である
ことを特徴とする請求項１記載のゲート電極の形成方
法。 - 【請求項３】 前記絶縁膜はシリコン酸化膜であり、前
記異方性ドライエッチング法はＣＦ 4 ガスを用いて行わ
れることを特徴とする請求項２記載のゲート電極の形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199344A JP2914022B2 (ja) | 1992-07-27 | 1992-07-27 | ゲート電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199344A JP2914022B2 (ja) | 1992-07-27 | 1992-07-27 | ゲート電極の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645293A JPH0645293A (ja) | 1994-02-18 |
| JP2914022B2 true JP2914022B2 (ja) | 1999-06-28 |
Family
ID=16406216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4199344A Expired - Fee Related JP2914022B2 (ja) | 1992-07-27 | 1992-07-27 | ゲート電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914022B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5688703A (en) * | 1995-09-05 | 1997-11-18 | Motorola, Inc. | Method of manufacturing a gate structure for a metal semiconductor field effect transistor |
| US6159861A (en) * | 1997-08-28 | 2000-12-12 | Nec Corporation | Method of manufacturing semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01107577A (ja) * | 1987-10-20 | 1989-04-25 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH01244666A (ja) * | 1988-03-25 | 1989-09-29 | Nec Corp | 半導体装置の製造方法 |
| JP2809826B2 (ja) * | 1990-06-29 | 1998-10-15 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-07-27 JP JP4199344A patent/JP2914022B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0645293A (ja) | 1994-02-18 |
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