JPH05251404A - 絶縁体層のドライエッチング方法 - Google Patents
絶縁体層のドライエッチング方法Info
- Publication number
- JPH05251404A JPH05251404A JP4646392A JP4646392A JPH05251404A JP H05251404 A JPH05251404 A JP H05251404A JP 4646392 A JP4646392 A JP 4646392A JP 4646392 A JP4646392 A JP 4646392A JP H05251404 A JPH05251404 A JP H05251404A
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- Japan
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- semiconductor
- forming
- etching
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Abstract
(57)【要約】
【目的】 半導体層上に形成された絶縁体層を、下層の
半導体層へ損傷を与えることなく、ドライエッチングす
る方法を提供する。 【構成】 ＧａＡｓ半導体層１と絶縁体層３の間にＡｌ
層６を挿入する。このＡｌ層６の挿入により、絶縁体層
３をＣＦ4 を用いた反応性イオンエッチングする際に生
じていた半導体層１へのダメージをなくすことができ
る。
半導体層へ損傷を与えることなく、ドライエッチングす
る方法を提供する。 【構成】 ＧａＡｓ半導体層１と絶縁体層３の間にＡｌ
層６を挿入する。このＡｌ層６の挿入により、絶縁体層
３をＣＦ4 を用いた反応性イオンエッチングする際に生
じていた半導体層１へのダメージをなくすことができ
る。
Description
【０００１】
【産業上の利用分野】本発明は絶縁体層のドライエッチ
ング方法に関する。
ング方法に関する。
【０００２】
【従来の技術】絶縁膜のエッチング加工技術はデバイス
製作におけるあらゆる局面で用いられる。特に近年、よ
り高度な微細加工技術の必要から、異方性の高い反応性
ドライエッチングが広く用いられている。
製作におけるあらゆる局面で用いられる。特に近年、よ
り高度な微細加工技術の必要から、異方性の高い反応性
ドライエッチングが広く用いられている。
【０００３】図５（ａ）〜（ｃ）は、従来の絶縁体層の
ドライエッチング方法を示す半導体チップの断面図であ
る。
ドライエッチング方法を示す半導体チップの断面図であ
る。
【０００４】この従来例では、まず図５（ａ）に示すよ
うにＧａＡｓからなる半導体層１上にＳｉＯ2 層２を形
成する。
うにＧａＡｓからなる半導体層１上にＳｉＯ2 層２を形
成する。
【０００５】次に、図５（ｂ）に示すように、所定のパ
ターンを有するホトレジスト膜１０を形成した後、これ
をマスクとしてＳｉＯ2 層２をエッチングして除去す
る。エッチングは異方性の高い反応性イオンエッチング
（以下、ＲＩＥと略記する）法が用いられている。
ターンを有するホトレジスト膜１０を形成した後、これ
をマスクとしてＳｉＯ2 層２をエッチングして除去す
る。エッチングは異方性の高い反応性イオンエッチング
（以下、ＲＩＥと略記する）法が用いられている。
【０００６】次に、有機溶剤中でホトレジスト膜１０を
溶かして取り除き、図５（ｃ）に示すような所定のパタ
ーンを有する絶縁体層が半導体層上に形成される。
溶かして取り除き、図５（ｃ）に示すような所定のパタ
ーンを有する絶縁体層が半導体層上に形成される。
【０００７】
【発明が解決しようとする課題】しかし、上述した従来
例においては、ＳｉＯ2 層２を除去する際のＲＩＥによ
り下層のＧａＡｓ層１が大きなダメージを受ける。これ
は、ＳｉＯ2 層２のエッチング終点時にＧａＡｓ層１が
ＲＩＥ雰囲気に曝されてしまい、イオン衝撃による結晶
欠陥やエッチング室内からの重金属汚染がもたらされる
ためである。
例においては、ＳｉＯ2 層２を除去する際のＲＩＥによ
り下層のＧａＡｓ層１が大きなダメージを受ける。これ
は、ＳｉＯ2 層２のエッチング終点時にＧａＡｓ層１が
ＲＩＥ雰囲気に曝されてしまい、イオン衝撃による結晶
欠陥やエッチング室内からの重金属汚染がもたらされる
ためである。
【０００８】上述の従来例で得られる半導体チップの構
造をデバイス製作に用いる場合、このダメージはデバイ
ス特性を大きく劣化させることになる。
造をデバイス製作に用いる場合、このダメージはデバイ
ス特性を大きく劣化させることになる。
【０００９】例えば、従来法を用いて半導体層上に所定
のパターンを有する絶縁体層を形成した後、金属を蒸着
し、図６に示すような電界効果トランジスタ（ＦＥＴ）
のゲート部分を作製すると、上記のダメージの影響によ
りＧａＡｓ層１とゲート電極１５との間に多くの界面準
位が生じてしまい、ゲート電圧によるチャネル厚の制御
性が著しく劣化する。
のパターンを有する絶縁体層を形成した後、金属を蒸着
し、図６に示すような電界効果トランジスタ（ＦＥＴ）
のゲート部分を作製すると、上記のダメージの影響によ
りＧａＡｓ層１とゲート電極１５との間に多くの界面準
位が生じてしまい、ゲート電圧によるチャネル厚の制御
性が著しく劣化する。
【００１０】また、信学技報Ｖｏｌ．９０，Ｎｏ．３８
０，２５〜３０頁（１９９１年）に記載されているよう
に外部ベース選択成長技術を用いたヘテロ接合バイポー
ラトランジスタの作製において、ｐ−ＧａＡｓベース層
上に、上述した従来例により所定のパターンを有する絶
縁体層を形成し、その絶縁体層をマスクにして高不純物
濃度ｐ+ −ＧａＡｓベースコンタクト層を、３族原料に
有機金属を使用する分子線エピタキシー法（以下、ＭＯ
ＭＢＥ法と略記する）で選択成長する工程が行われる。
しかし、ＲＩＥが及ぼすダメージによりｐ−ＧａＡｓベ
ース層の格子が乱れているためキャリアの空乏化が生
じ、ｐ−ＧａＡｓベース層とｐ+ −ＧａＡｓベースコン
タクト層のコンタクト抵抗が高くなってしまう。また極
端な場合にはベース層上へのＧａＡｓ単結晶の成長が阻
害され、ベースコンタクト層が形成できないこともあ
る。
０，２５〜３０頁（１９９１年）に記載されているよう
に外部ベース選択成長技術を用いたヘテロ接合バイポー
ラトランジスタの作製において、ｐ−ＧａＡｓベース層
上に、上述した従来例により所定のパターンを有する絶
縁体層を形成し、その絶縁体層をマスクにして高不純物
濃度ｐ+ −ＧａＡｓベースコンタクト層を、３族原料に
有機金属を使用する分子線エピタキシー法（以下、ＭＯ
ＭＢＥ法と略記する）で選択成長する工程が行われる。
しかし、ＲＩＥが及ぼすダメージによりｐ−ＧａＡｓベ
ース層の格子が乱れているためキャリアの空乏化が生
じ、ｐ−ＧａＡｓベース層とｐ+ −ＧａＡｓベースコン
タクト層のコンタクト抵抗が高くなってしまう。また極
端な場合にはベース層上へのＧａＡｓ単結晶の成長が阻
害され、ベースコンタクト層が形成できないこともあ
る。
【００１１】このように半導体層上に積層された絶縁体
層除去のためのＲＩＥは絶縁体層の下の半導体層へ大き
なダメージを残し、その後の工程の障害となっている。
本発明の目的は、下層の半導体基板もしくは半導体層に
与えるダメージが著しく低減された絶縁体層のドライエ
ッチング方法を提供することにある。
層除去のためのＲＩＥは絶縁体層の下の半導体層へ大き
なダメージを残し、その後の工程の障害となっている。
本発明の目的は、下層の半導体基板もしくは半導体層に
与えるダメージが著しく低減された絶縁体層のドライエ
ッチング方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の絶縁体層のドラ
イエッチング方法は、半導体上に所定のパターンを有す
る少なくとも一部にＡｌを含む金属層を形成する第１の
工程と、前記半導体および前記金属層上に絶縁体層を形
成する第２の工程と、反応性ドライエッチングを用いて
前記絶縁体層を所定のパターンに加工形成する第３の工
程と、前記金属層をウエットエッチングにより除去する
第４の工程を備えた構成を特徴とするものである。
イエッチング方法は、半導体上に所定のパターンを有す
る少なくとも一部にＡｌを含む金属層を形成する第１の
工程と、前記半導体および前記金属層上に絶縁体層を形
成する第２の工程と、反応性ドライエッチングを用いて
前記絶縁体層を所定のパターンに加工形成する第３の工
程と、前記金属層をウエットエッチングにより除去する
第４の工程を備えた構成を特徴とするものである。
【００１３】また、半導体上に所定のパターンを有する
少なくとも一部にＴｉを含む金属層を形成する第１の工
程と、前記半導体および前記金属層上に絶縁体層を形成
する第２の工程と、反応性ドライエッチングを用いて前
記絶縁体層を所定のパターンに加工形成する第３の工程
と、前記金属層をウエットエッチングにより除去する第
４の工程を備えた構成でもよい。
少なくとも一部にＴｉを含む金属層を形成する第１の工
程と、前記半導体および前記金属層上に絶縁体層を形成
する第２の工程と、反応性ドライエッチングを用いて前
記絶縁体層を所定のパターンに加工形成する第３の工程
と、前記金属層をウエットエッチングにより除去する第
４の工程を備えた構成でもよい。
【００１４】また、半導体基板上に第１の絶縁体層を形
成する第１の工程と、前記第１の絶縁体層上に所定のパ
ターンを有する少なくとも一部にＡｌを含む金属層を形
成する第２の工程と、前記第１の絶縁体層および前記金
属層上に第２の絶縁体層を形成する第３の工程と、反応
性ドライエッチングを用いて前記第２の絶縁体層を所定
のパターンに加工形成する第４の工程と、前記金属層を
ウエットエッチングあるいはドライエッチグにより除去
する第５の工程と、前記第１の絶縁体層をウエットエッ
チングにより除去する第６の工程を備えた構成でもよ
い。
成する第１の工程と、前記第１の絶縁体層上に所定のパ
ターンを有する少なくとも一部にＡｌを含む金属層を形
成する第２の工程と、前記第１の絶縁体層および前記金
属層上に第２の絶縁体層を形成する第３の工程と、反応
性ドライエッチングを用いて前記第２の絶縁体層を所定
のパターンに加工形成する第４の工程と、前記金属層を
ウエットエッチングあるいはドライエッチグにより除去
する第５の工程と、前記第１の絶縁体層をウエットエッ
チングにより除去する第６の工程を備えた構成でもよ
い。
【００１５】また、半導体上に第１の絶縁体層を形成す
る第１の工程と、前記第１の絶縁体層上に所定のパター
ンを有する少なくとも一部にＴｉを含む金属層を形成す
る第２の工程と、前記第１の絶縁体層および前記金属層
上に第２の絶縁体層を形成する第３の工程と、反応性ド
ライエッンチグを用いて前記第２の絶縁体層を所定のパ
ターンに加工形成する第４の工程と、前記金属層をウエ
ットエッチングあるいはドライエッチグにより除去する
第５の工程と、前記第１の絶縁体層をウエットエッチン
グにより除去する第６の工程を備えた構成でもよい。
る第１の工程と、前記第１の絶縁体層上に所定のパター
ンを有する少なくとも一部にＴｉを含む金属層を形成す
る第２の工程と、前記第１の絶縁体層および前記金属層
上に第２の絶縁体層を形成する第３の工程と、反応性ド
ライエッンチグを用いて前記第２の絶縁体層を所定のパ
ターンに加工形成する第４の工程と、前記金属層をウエ
ットエッチングあるいはドライエッチグにより除去する
第５の工程と、前記第１の絶縁体層をウエットエッチン
グにより除去する第６の工程を備えた構成でもよい。
【００１６】
【作用】前述したように従来のドライエッチング方法で
は、絶縁体層のエッチング終点時に下層の半導体層が表
面に露出し、ドライエッチングの雰囲気に曝されてしま
うため、イオン衝撃により結晶欠陥が生じたり、エッチ
ング室内に存在する重金属で汚染されるなど深刻なダメ
ージを受ける。しかしながらエッチングの終点を判断す
ることは通常非常に困難である。
は、絶縁体層のエッチング終点時に下層の半導体層が表
面に露出し、ドライエッチングの雰囲気に曝されてしま
うため、イオン衝撃により結晶欠陥が生じたり、エッチ
ング室内に存在する重金属で汚染されるなど深刻なダメ
ージを受ける。しかしながらエッチングの終点を判断す
ることは通常非常に困難である。
【００１７】したがって、絶縁体層のエッチング終点時
にも半導体層が表面に曝されないように半導体層表面を
なんらかの保護層で覆っておけばダメージを回避するこ
とができる。但し、保護層として用いる材料は、ドライ
エッチングにおいて絶縁体層と選択比のあるエッチング
速度を有するものでなくてはならない。さらにそれ自身
を除去する際に、半導体層にダメージを残さないように
除去できるものであることが望ましい。本発明では、あ
らかじめ半導体層と絶縁体層の間に金属層を形成するた
め、その金属層が上述の保護層の役目を果たし、絶縁体
層のドライエッチングによる半導体層へのダメージを回
避することができる。
にも半導体層が表面に曝されないように半導体層表面を
なんらかの保護層で覆っておけばダメージを回避するこ
とができる。但し、保護層として用いる材料は、ドライ
エッチングにおいて絶縁体層と選択比のあるエッチング
速度を有するものでなくてはならない。さらにそれ自身
を除去する際に、半導体層にダメージを残さないように
除去できるものであることが望ましい。本発明では、あ
らかじめ半導体層と絶縁体層の間に金属層を形成するた
め、その金属層が上述の保護層の役目を果たし、絶縁体
層のドライエッチングによる半導体層へのダメージを回
避することができる。
【００１８】半導体プロセスに通常用いられる絶縁体に
はＳｉＯ2 、Ｓｉ3 Ｎ4 、ポリイミドが挙げられる。こ
れらのドライエッチングは、ＣＦ4 を含むエッチングガ
スを用いたＲＩＥで行われているため、Ａｌを含む金属
を保護層として用いれば、Ａｌのフッ化物の蒸気圧が低
くＣＦ4 によるＲＩＥによって削れることはない。さら
にＡｌは、燐酸系のエッチャントを用いてウエットエッ
チングすることができるため下層の半導体層にダメージ
を与えることなく除去できる。
はＳｉＯ2 、Ｓｉ3 Ｎ4 、ポリイミドが挙げられる。こ
れらのドライエッチングは、ＣＦ4 を含むエッチングガ
スを用いたＲＩＥで行われているため、Ａｌを含む金属
を保護層として用いれば、Ａｌのフッ化物の蒸気圧が低
くＣＦ4 によるＲＩＥによって削れることはない。さら
にＡｌは、燐酸系のエッチャントを用いてウエットエッ
チングすることができるため下層の半導体層にダメージ
を与えることなく除去できる。
【００１９】保護層としてＴｉを含む金属を用いた場合
にも、ＣＦ4 のＲＩＥで、Ｔｉのエッチング速度は絶縁
体に対し小さく抑えることができるため有効である。ま
た、特に絶縁体層との密着性が良い点で優れている。さ
らにＴｉは、過酸化水素、アンモニア、水からなる水溶
液でウエットエッチングできるので、下層の半導体層に
ダメージを与えることなく除去できる。
にも、ＣＦ4 のＲＩＥで、Ｔｉのエッチング速度は絶縁
体に対し小さく抑えることができるため有効である。ま
た、特に絶縁体層との密着性が良い点で優れている。さ
らにＴｉは、過酸化水素、アンモニア、水からなる水溶
液でウエットエッチングできるので、下層の半導体層に
ダメージを与えることなく除去できる。
【００２０】以上に説明したように保護層としてはＡｌ
またはＴｉを含む金属が有効である。このとき、例えば
Ａｌ／ＰｔやＡｌ／ＴｉのようなＡｌまたはＴｉと他の
金属との積層構造であっても良いし、ＡｌＮやＴｉＮの
ようなＡｌまたはＴｉの化合物であっても良い。
またはＴｉを含む金属が有効である。このとき、例えば
Ａｌ／ＰｔやＡｌ／ＴｉのようなＡｌまたはＴｉと他の
金属との積層構造であっても良いし、ＡｌＮやＴｉＮの
ようなＡｌまたはＴｉの化合物であっても良い。
【００２１】また、金属層を形成する位置としては、直
接半導体層上に形成する以外にも、絶縁体層を上層と下
層の二つの層に分け、その間に金属層を形成する方法を
とれば、上層の絶縁体層のドライエッチングによるダメ
ージを防ぎ、かつ金属層から半導体層への金属拡散によ
る汚染の可能性を完全に排除できる。この場合、下層の
絶縁体と上層の絶縁体は同一のものである必要はなく、
例えば、下層にＳｉ3Ｎ4 、上層にＳｉＯ2 を用いた
り、下層にポリイミド、上層にＳｉＯ2 を用いるなど様
々な組み合わせをとることができる。但し、下層の絶縁
体層は下地半導体層にダメージを与えることなく除去で
きるものでなくてはならない。例えば、ＳｉＯ2 、Ｓｉ
3 Ｎ4 、ポリイミドはウエットエッチングにより下地に
ダメージを残すことなく除去できる。
接半導体層上に形成する以外にも、絶縁体層を上層と下
層の二つの層に分け、その間に金属層を形成する方法を
とれば、上層の絶縁体層のドライエッチングによるダメ
ージを防ぎ、かつ金属層から半導体層への金属拡散によ
る汚染の可能性を完全に排除できる。この場合、下層の
絶縁体と上層の絶縁体は同一のものである必要はなく、
例えば、下層にＳｉ3Ｎ4 、上層にＳｉＯ2 を用いた
り、下層にポリイミド、上層にＳｉＯ2 を用いるなど様
々な組み合わせをとることができる。但し、下層の絶縁
体層は下地半導体層にダメージを与えることなく除去で
きるものでなくてはならない。例えば、ＳｉＯ2 、Ｓｉ
3 Ｎ4 、ポリイミドはウエットエッチングにより下地に
ダメージを残すことなく除去できる。
【００２２】
【実施例】以下、本発明の方法について、その実施例を
図面を用いて説明する。
図面を用いて説明する。
【００２３】第１の実施例（請求項１の絶縁体層のドラ
イエッチング方法）図１（ａ）〜（ｄ）は本発明の第１
の絶縁体層のドライエッチング方法を示す半導体チップ
の断面図である。
イエッチング方法）図１（ａ）〜（ｄ）は本発明の第１
の絶縁体層のドライエッチング方法を示す半導体チップ
の断面図である。
【００２４】まず、図１（ａ）に示すように、ＧａＡｓ
からなる半導体層１上に所定のパターンを有するホトレ
ジスト膜１１を形成した後、厚さ１００ｎｍのＡｌ層６
を蒸着する。
からなる半導体層１上に所定のパターンを有するホトレ
ジスト膜１１を形成した後、厚さ１００ｎｍのＡｌ層６
を蒸着する。
【００２５】次に、有機溶剤中でホトレジスト膜１１を
溶かしリフトオフを行った後、図１（ｂ）に示すように
全面に厚さ４００ｎｍのＳｉＯ2 層３をＣＶＤ法により
形成する。
溶かしリフトオフを行った後、図１（ｂ）に示すように
全面に厚さ４００ｎｍのＳｉＯ2 層３をＣＶＤ法により
形成する。
【００２６】次に、図１（ｃ）に示すように、所定のパ
ターンを有するホトレジスト膜１２を形成した後、これ
をマスクとしてＳｉＯ2 層３をＣＦ4 をエッチングガス
に用いたＲＩＥにより除去する。このときＡｌ層６が保
護層となり、ＲＩＥによるＧａＡｓ半導体層１へのダメ
ージを防ぐ。
ターンを有するホトレジスト膜１２を形成した後、これ
をマスクとしてＳｉＯ2 層３をＣＦ4 をエッチングガス
に用いたＲＩＥにより除去する。このときＡｌ層６が保
護層となり、ＲＩＥによるＧａＡｓ半導体層１へのダメ
ージを防ぐ。
【００２７】最後に、燐酸系のエッチャントを用いたウ
エットエッチングによりＡｌ層６を除去し、さらに有機
溶剤中でホトレジスト膜１２を溶かして除去すると図１
（ｄ）に示すような所定のパターンを有する絶縁体層が
半導体層上に形成される。
エットエッチングによりＡｌ層６を除去し、さらに有機
溶剤中でホトレジスト膜１２を溶かして除去すると図１
（ｄ）に示すような所定のパターンを有する絶縁体層が
半導体層上に形成される。
【００２８】第２の実施例（請求項２の絶縁体層のドラ
イエッチング方法）図２（ａ）〜（ｄ）は本発明の第２
の絶縁体層のドライエッチング方法を示す半導体チップ
の断面図である。
イエッチング方法）図２（ａ）〜（ｄ）は本発明の第２
の絶縁体層のドライエッチング方法を示す半導体チップ
の断面図である。
【００２９】まず、図２（ａ）に示すように、ＧａＡｓ
からなる半導体層１上に所定のパターンを有するホトレ
ジスト膜１１を形成した後、厚さ１００ｎｍのＴｉ層７
を蒸着する。
からなる半導体層１上に所定のパターンを有するホトレ
ジスト膜１１を形成した後、厚さ１００ｎｍのＴｉ層７
を蒸着する。
【００３０】次に、有機溶剤中でホトレジスト膜１１を
溶かしリフトオフを行った後、図２（ｂ）に示すように
全面に厚さ４００ｎｍのＳｉＯ2 層３をＣＶＤ法により
形成する。
溶かしリフトオフを行った後、図２（ｂ）に示すように
全面に厚さ４００ｎｍのＳｉＯ2 層３をＣＶＤ法により
形成する。
【００３１】次に、図２（ｃ）に示すように、所定のパ
ターンを有するホトレジスト膜１２を形成した後、これ
をマスクとしてＳｉＯ2 層３をＣＦ4 をエッチングガス
に用いたＲＩＥにより除去する。このときＴｉ層７が保
護層となり、ＲＩＥによるＧａＡｓ半導体層１へのダメ
ージを防ぐ。
ターンを有するホトレジスト膜１２を形成した後、これ
をマスクとしてＳｉＯ2 層３をＣＦ4 をエッチングガス
に用いたＲＩＥにより除去する。このときＴｉ層７が保
護層となり、ＲＩＥによるＧａＡｓ半導体層１へのダメ
ージを防ぐ。
【００３２】最後に、過酸化水素、アンモニア、水から
なる水溶液をエッシャントするウエットエッチングによ
りＴｉ層７を除去し、さらに有機溶剤中でホトレジスト
膜１２を溶かして除去すると図２（ｄ）に示すような所
定のパターンを有する絶縁体層が半導体層上に形成され
る。
なる水溶液をエッシャントするウエットエッチングによ
りＴｉ層７を除去し、さらに有機溶剤中でホトレジスト
膜１２を溶かして除去すると図２（ｄ）に示すような所
定のパターンを有する絶縁体層が半導体層上に形成され
る。
【００３３】第３の実施例（請求項３の絶縁体層のドラ
イエッチング方法）図３（ａ）〜（ｄ）は本発明の第３
の絶縁体層のドライエッチング方法を示す半導体チップ
の断面図である。
イエッチング方法）図３（ａ）〜（ｄ）は本発明の第３
の絶縁体層のドライエッチング方法を示す半導体チップ
の断面図である。
【００３４】まず、図３（ａ）に示すように、ＧａＡｓ
からなる半導体層１上に厚さ５０ｎｍの薄いＳｉ3 Ｎ4
層４をＣＶＤ法により形成した後、所定のパターンを有
するホトレジスト膜１３を形成し、厚さ１００ｎｍのＡ
ｌ層８を蒸着する。
からなる半導体層１上に厚さ５０ｎｍの薄いＳｉ3 Ｎ4
層４をＣＶＤ法により形成した後、所定のパターンを有
するホトレジスト膜１３を形成し、厚さ１００ｎｍのＡ
ｌ層８を蒸着する。
【００３５】次に、有機溶剤中でホトレジスト膜１３を
溶かしリフトオフを行った後、図３（ｂ）に示すように
全面に厚さ４００ｎｍのＳｉＯ2 層５をＣＶＤ法により
形成する。
溶かしリフトオフを行った後、図３（ｂ）に示すように
全面に厚さ４００ｎｍのＳｉＯ2 層５をＣＶＤ法により
形成する。
【００３６】次に、図３（ｃ）に示すように、所定のパ
ターンを有するホトレジスト膜１４を形成した後、これ
をマスクとしてＳｉＯ2 層５をＣＦ4 をエッチングガス
に用いたＲＩＥにより除去する。このときＡｌ層８が保
護層となり、ＲＩＥによるＧａＡｓ半導体層１へのダメ
ージを防ぐ。
ターンを有するホトレジスト膜１４を形成した後、これ
をマスクとしてＳｉＯ2 層５をＣＦ4 をエッチングガス
に用いたＲＩＥにより除去する。このときＡｌ層８が保
護層となり、ＲＩＥによるＧａＡｓ半導体層１へのダメ
ージを防ぐ。
【００３７】次に、燐酸系のエッチャントを用いたウエ
ットエッチング、あるいはＣＣｌ4をエッチングガスと
するドライエッチングによりＡｌ層８を除去した後、さ
らにＳｉ3 Ｎ4 層４をエッチングし除去する。Ｓｉ3 Ｎ
4 層４のエッチングは、ＨＦをＮＨ4 Ｆで希釈したエッ
チャントを用いたウエットエッチングで行うことができ
る。Ｓｉ3 Ｎ4 層４は５０ｎｍと薄いためエッチング時
間は短く、ＳｉＯ2 層５が受けるサイドエッチングはわ
ずかである。
ットエッチング、あるいはＣＣｌ4をエッチングガスと
するドライエッチングによりＡｌ層８を除去した後、さ
らにＳｉ3 Ｎ4 層４をエッチングし除去する。Ｓｉ3 Ｎ
4 層４のエッチングは、ＨＦをＮＨ4 Ｆで希釈したエッ
チャントを用いたウエットエッチングで行うことができ
る。Ｓｉ3 Ｎ4 層４は５０ｎｍと薄いためエッチング時
間は短く、ＳｉＯ2 層５が受けるサイドエッチングはわ
ずかである。
【００３８】最後に、有機溶剤中でホトレジスト膜１４
を溶かして除去すると図３（ｄ）に示すような所定のパ
ターンを有する絶縁体層が半導体層１上に形成される。
を溶かして除去すると図３（ｄ）に示すような所定のパ
ターンを有する絶縁体層が半導体層１上に形成される。
【００３９】第４の実施例（請求項４を用いた絶縁体層
のドライエッチング方法）図４（ａ）〜（ｄ）は本発明
の第４の絶縁体層のドライエッチング方法を示す半導体
チップの断面図である。
のドライエッチング方法）図４（ａ）〜（ｄ）は本発明
の第４の絶縁体層のドライエッチング方法を示す半導体
チップの断面図である。
【００４０】まず、図４（ａ）に示すように、ＧａＡｓ
からなる半導体層１上に厚さ５０ｎｍの薄いＳｉ3 Ｎ4
層４をＣＶＤ法により形成した後、所定のパターンを有
するホトレジスト膜１３を形成し、厚さ１００ｎｍのＴ
ｉ層９を蒸着する。
からなる半導体層１上に厚さ５０ｎｍの薄いＳｉ3 Ｎ4
層４をＣＶＤ法により形成した後、所定のパターンを有
するホトレジスト膜１３を形成し、厚さ１００ｎｍのＴ
ｉ層９を蒸着する。
【００４１】次に、有機溶剤中でホトレジスト膜１３を
溶かしリフトオフを行った後、図４（ｂ）に示すように
全面に厚さ４００ｎｍのＳｉＯ2 層５をＣＶＤ法により
形成する。
溶かしリフトオフを行った後、図４（ｂ）に示すように
全面に厚さ４００ｎｍのＳｉＯ2 層５をＣＶＤ法により
形成する。
【００４２】次に、図４（ｃ）に示すように、所定のパ
ターンを有するホトレジスト膜１４を形成した後、これ
をマスクとしてＳｉＯ2 層５をＣＦ4 をエッチングガス
に用いたＲＩＥにより除去する。このときＴｉ層９およ
びそれの下のＳｉ3 Ｎ4 が保護層となり、ＲＩＥによる
ＧａＡｓ半導体層１へのダメージを防ぐ。
ターンを有するホトレジスト膜１４を形成した後、これ
をマスクとしてＳｉＯ2 層５をＣＦ4 をエッチングガス
に用いたＲＩＥにより除去する。このときＴｉ層９およ
びそれの下のＳｉ3 Ｎ4 が保護層となり、ＲＩＥによる
ＧａＡｓ半導体層１へのダメージを防ぐ。
【００４３】次に、過酸化水素、アンモニア、水からな
る水溶液をエッチャントとするウエットエッチングによ
りＴｉ層９を除去した後、さらにＳｉ3 Ｎ4 層４をエッ
チングし除去する。Ｓｉ3 Ｎ4 層４のエッチングは、Ｈ
ＦをＮＨ4 Ｆで希釈したエッチャントを用いたウエット
エッチングで行うことができる。Ｓｉ3 Ｎ4 層４が５０
ｎｍと薄いためエッチング時間は短く、ＳｉＯ2 層５が
受けるサイドエッチングはわずかである。
る水溶液をエッチャントとするウエットエッチングによ
りＴｉ層９を除去した後、さらにＳｉ3 Ｎ4 層４をエッ
チングし除去する。Ｓｉ3 Ｎ4 層４のエッチングは、Ｈ
ＦをＮＨ4 Ｆで希釈したエッチャントを用いたウエット
エッチングで行うことができる。Ｓｉ3 Ｎ4 層４が５０
ｎｍと薄いためエッチング時間は短く、ＳｉＯ2 層５が
受けるサイドエッチングはわずかである。
【００４４】最後に、有機溶剤中でホトレジスト膜１４
を溶かして除去すると図４（ｄ）に示すような所定のパ
ターンを有する絶縁体層が半導体層上に形成される。
を溶かして除去すると図４（ｄ）に示すような所定のパ
ターンを有する絶縁体層が半導体層上に形成される。
【００４５】上述した第１から第４の実施例を、ＧａＡ
ｓ半導体層１としてｐ−ＧａＡｓを用いてそれぞれ実施
した後、表面に露出したｐ−ＧａＡｓ層１上に、ＭＯＭ
ＢＥ法により成長温度４００℃でｐ+ −ＧａＡｓ層の成
長を試みた。その結果、多結晶体の析出もなく全て成長
に成功した。従来の方法と比べると、両層間のコンタク
ト抵抗を２０〜３０％低い値にすることができた。した
がって、本発明の方法を用いた場合には、従来法に比
べ、ＲＩＥによるＧａＡｓ層１へのダメージが著しく低
減されていることがわかる。
ｓ半導体層１としてｐ−ＧａＡｓを用いてそれぞれ実施
した後、表面に露出したｐ−ＧａＡｓ層１上に、ＭＯＭ
ＢＥ法により成長温度４００℃でｐ+ −ＧａＡｓ層の成
長を試みた。その結果、多結晶体の析出もなく全て成長
に成功した。従来の方法と比べると、両層間のコンタク
ト抵抗を２０〜３０％低い値にすることができた。した
がって、本発明の方法を用いた場合には、従来法に比
べ、ＲＩＥによるＧａＡｓ層１へのダメージが著しく低
減されていることがわかる。
【００４６】
【発明の効果】以上に記したように、本発明の絶縁体層
のドライエッチング方法を用いると、絶縁体層のＲＩＥ
の際に生じる下地半導体層へのダメージを、なくすこと
ができる。
のドライエッチング方法を用いると、絶縁体層のＲＩＥ
の際に生じる下地半導体層へのダメージを、なくすこと
ができる。
【００４７】本発明を用いれば半導体素子の製作工程に
おける電極形成や、選択成長などにおいて高品質化を達
成でき、優れた半導体デバイスが得られる。
おける電極形成や、選択成長などにおいて高品質化を達
成でき、優れた半導体デバイスが得られる。
【図１】本発明の第１の絶縁体層のドライエッチング方
法を示す半導体チップの断面図である。
法を示す半導体チップの断面図である。
【図２】本発明の第２の絶縁体層のドライエッチング方
法を示す半導体チップの断面図である。
法を示す半導体チップの断面図である。
【図３】本発明の第３の絶縁体層のドライエッチング方
法を示す半導体チップの断面図である。
法を示す半導体チップの断面図である。
【図４】本発明の第４の絶縁体層のドライエッチング方
法を示す半導体チップの断面図である。
法を示す半導体チップの断面図である。
【図５】従来の絶縁体層のドライエッチング方法を示す
半導体チップの断面図である。
半導体チップの断面図である。
【図６】従来の絶縁体層のドライエッチング方法を用い
て形成した電界効果トランジスタのゲート部分の断面図
である。
て形成した電界効果トランジスタのゲート部分の断面図
である。
１ ＧａＡｓ半導体層 ２、３、５ ＳｉＯ2 層 ４ Ｓｉ3 Ｎ4 層 ６、８ Ａｌ層 ７、９ Ｔｉ層 １０、１１、１２、１３、１４ ホトレジスト膜 １５ ゲート電極
Claims (4)
- 【請求項１】 半導体上に形成された絶縁体層を反応性
ドライエッチングにより除去する方法であって、前記半
導体上に所定のパターンを有する少なくとも一部にＡｌ
を含む金属層を形成する第１の工程と、前記半導体およ
び前記金属層上に絶縁体層を形成する第２の工程と、反
応性ドライエッチングを用いて前記絶縁体層を所定のパ
ターンに加工形成する第３の工程と、前記金属層をウエ
ットエッチングにより除去する第４の工程を有すること
を特徴とする絶縁体層のドライエッチング方法。 - 【請求項２】 半導体上に形成された絶縁体層を反応性
ドライエッチングにより除去する方法であって、前記半
導体上に所定のパターンを有する少なくとも一部にＴｉ
を含む金属層を形成する第１の工程と、前記半導体およ
び前記金属層上に絶縁体層を形成する第２の工程と、反
応性ドライエッチングを用いて前記絶縁体層を所定のパ
ターンに加工形成する第３の工程と、前記金属層をウエ
ットエッチングにより除去する第４の工程を有すること
を特徴とする絶縁体層のドライエッチング方法。 - 【請求項３】 半導体上に形成された絶縁体層を反応性
ドライエッチングにより除去する方法であって、前記半
導体上に第１の絶縁体層を形成する第１の工程と、前記
第１の絶縁体層上に所定のパターンを有する少なくとも
一部にＡｌを含む金属層を形成する第２の工程と、前記
第１の絶縁体層および前記金属層上に第２の絶縁体層を
形成する第３の工程と、反応性ドライエッチングを用い
て前記第２の絶縁体層を所定のパターンに加工形成する
第４の工程と、前記金属層をウエットエッチングまたは
ドライエッチングにより除去する第５の工程と、前記第
１の絶縁体層をウエットエッチングにより除去する第６
の工程を有することを特徴とする絶縁体層のドライエッ
チング方法。 - 【請求項４】 半導体上に形成された絶縁体層を反応性
ドライエッチングにより除去する方法であって、前記半
導体上に第１の絶縁体層を形成する第１の工程と、前記
第１の絶縁体層上に所定のパターンを有する少なくとも
一部にＴｉを含む金属層を形成する第２の工程と、前記
第１の絶縁体層および前記金属層上に第２の絶縁体層を
形成する第３の工程と、反応性ドライエッチングを用い
て前記第２の絶縁体層を所定のパターンに加工形成する
第４の工程と、前記金属層をウエットエッチングまたは
ドライエッチングにより除去する第５の工程と、前記第
１の絶縁体層をウエットエッチングにより除去する第６
の工程を有することを特徴とする絶縁体層のドライエッ
チング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4646392A JPH05251404A (ja) | 1992-03-04 | 1992-03-04 | 絶縁体層のドライエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4646392A JPH05251404A (ja) | 1992-03-04 | 1992-03-04 | 絶縁体層のドライエッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251404A true JPH05251404A (ja) | 1993-09-28 |
Family
ID=12747863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4646392A Withdrawn JPH05251404A (ja) | 1992-03-04 | 1992-03-04 | 絶縁体層のドライエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251404A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088208A (ja) * | 1993-12-27 | 1996-01-12 | Hyundai Electron Ind Co Ltd | 半導体素子のコンタクトホ−ル形成方法 |
| JP2016046273A (ja) * | 2014-08-19 | 2016-04-04 | 国立研究開発法人産業技術総合研究所 | 炭化珪素半導体装置の製造方法 |
-
1992
- 1992-03-04 JP JP4646392A patent/JPH05251404A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088208A (ja) * | 1993-12-27 | 1996-01-12 | Hyundai Electron Ind Co Ltd | 半導体素子のコンタクトホ−ル形成方法 |
| JP2016046273A (ja) * | 2014-08-19 | 2016-04-04 | 国立研究開発法人産業技術総合研究所 | 炭化珪素半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |