JPH0521469A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0521469A JPH0521469A JP17152891A JP17152891A JPH0521469A JP H0521469 A JPH0521469 A JP H0521469A JP 17152891 A JP17152891 A JP 17152891A JP 17152891 A JP17152891 A JP 17152891A JP H0521469 A JPH0521469 A JP H0521469A
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Abstract
(57)【要約】
【目的】ゲート電極の空洞の発生を防止し、ゲート抵抗
を低減する。 【構成】半導体基板１１上に第１のスペーサ層１２と第
２のスペーサ層１３を順次形成し、第２のスペーサ層１
３にゲート電極パターンに対応した開口部を形成し、第
２のスペーサ層１３の上面及び側面にマスク層１５を形
成し、マスク層１５をマスクとして第１のスペーサ層１
２をエッチングして開口部を形成し、マスク層１５を除
去した後前記第１のスペーサ層１２の開口部を含んで金
属層を形成する。
を低減する。 【構成】半導体基板１１上に第１のスペーサ層１２と第
２のスペーサ層１３を順次形成し、第２のスペーサ層１
３にゲート電極パターンに対応した開口部を形成し、第
２のスペーサ層１３の上面及び側面にマスク層１５を形
成し、マスク層１５をマスクとして第１のスペーサ層１
２をエッチングして開口部を形成し、マスク層１５を除
去した後前記第１のスペーサ層１２の開口部を含んで金
属層を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にショットキーゲート電界効果トランジスタの
ゲート電極の形成方法に関する。
関し、特にショットキーゲート電界効果トランジスタの
ゲート電極の形成方法に関する。
【０００２】
【従来の技術】化合物半導体を用いたショットキーゲー
ト電界効果トランジスタ（ＦＥＴ）の従来のゲート電極
形成方法の一つとして、化合物半導体基板表面に形成し
たスペーサ層にゲート電極パターンに対応した開孔部を
設け、この開孔部内にゲート電極となる金属層を形成す
る方法が知られている。
ト電界効果トランジスタ（ＦＥＴ）の従来のゲート電極
形成方法の一つとして、化合物半導体基板表面に形成し
たスペーサ層にゲート電極パターンに対応した開孔部を
設け、この開孔部内にゲート電極となる金属層を形成す
る方法が知られている。
【０００３】図２（ａ）〜（ｄ）は、この従来のゲート
電極形成方法を説明するための、工程順に示した断面図
である。
電極形成方法を説明するための、工程順に示した断面図
である。
【０００４】まず図２（ａ）に示すように、半導体基板
２１の上に二酸化珪素（ＳｉＯ2 ）よりなるスペーサ層
２２をＣＶＤ法等で形成し、その上に、ゲート電極パタ
ーンに対応した開口を有する第１のホトレジスト層２３
を通常のホトリソグラフィ工程で形成する。次に図２
（ｂ）に示すように、第１のホトレジスト層２３をマス
クとした反応性イオンエッチング（ＲＩＥ）法によっ
て、スペーサ層２２にゲート電極パターンに対応した開
孔部を形成する。次で第１のホトレジスト層２３を除去
する。
２１の上に二酸化珪素（ＳｉＯ2 ）よりなるスペーサ層
２２をＣＶＤ法等で形成し、その上に、ゲート電極パタ
ーンに対応した開口を有する第１のホトレジスト層２３
を通常のホトリソグラフィ工程で形成する。次に図２
（ｂ）に示すように、第１のホトレジスト層２３をマス
クとした反応性イオンエッチング（ＲＩＥ）法によっ
て、スペーサ層２２にゲート電極パターンに対応した開
孔部を形成する。次で第１のホトレジスト層２３を除去
する。
【０００５】次に、図２（ｃ）に示すように、スペーサ
層２２および開孔部によって露出した半導体基板２１の
表面を含む全面に、タングステンシリサイド等の耐熱性
金属よりなる第１の電極金属層２４および、ゲート抵抗
を小さくするための金（Ａｕ）等の低抵抗金属よりなる
第２の電極金属層２５を真空蒸着法又はスパッタ法等に
よって形成し、次に、ゲート電極パターンを有する第２
のホトレジスト層２６を通常のホトリソグラフィ工程に
よって形成する。
層２２および開孔部によって露出した半導体基板２１の
表面を含む全面に、タングステンシリサイド等の耐熱性
金属よりなる第１の電極金属層２４および、ゲート抵抗
を小さくするための金（Ａｕ）等の低抵抗金属よりなる
第２の電極金属層２５を真空蒸着法又はスパッタ法等に
よって形成し、次に、ゲート電極パターンを有する第２
のホトレジスト層２６を通常のホトリソグラフィ工程に
よって形成する。
【０００６】図２（ｄ）に示すように、第２のホトレジ
スト層２６をマスクとしたイオンミリング法やＲＩＥ法
等によって、第２の電極金属層２５および第１の電極金
属層２４をエッチングする。この後、スペーサ層２２を
バッファード弗酸（ＢＨＦ）でエッチング除去すること
によって、第１及び第２の電極層２４，２５からなるゲ
ート電極が得られる。
スト層２６をマスクとしたイオンミリング法やＲＩＥ法
等によって、第２の電極金属層２５および第１の電極金
属層２４をエッチングする。この後、スペーサ層２２を
バッファード弗酸（ＢＨＦ）でエッチング除去すること
によって、第１及び第２の電極層２４，２５からなるゲ
ート電極が得られる。
【０００７】
【発明が解決しようとする課題】しかしながら、ＦＥＴ
特性向上のためゲート長（Ｌｇ）を小さくするためには
この従来のゲート電極形成方法においてＬｇを規定して
いるスペーサ層２２の開孔部の幅を小さくする必要があ
る。このとき、スペーサ層の開孔部のアスペクト比が大
きくなり電極金属が内部まで十分入らず、空洞部２７が
できてしまうという問題があった。この空洞部のため、
ゲート電極の外径の割にゲート抵抗が高くなってしま
う。ＦＥＴの特性向上のためにはこのゲート抵抗を小さ
く抑える必要があり、この空洞部の形成は重要な問題点
であった。
特性向上のためゲート長（Ｌｇ）を小さくするためには
この従来のゲート電極形成方法においてＬｇを規定して
いるスペーサ層２２の開孔部の幅を小さくする必要があ
る。このとき、スペーサ層の開孔部のアスペクト比が大
きくなり電極金属が内部まで十分入らず、空洞部２７が
できてしまうという問題があった。この空洞部のため、
ゲート電極の外径の割にゲート抵抗が高くなってしま
う。ＦＥＴの特性向上のためにはこのゲート抵抗を小さ
く抑える必要があり、この空洞部の形成は重要な問題点
であった。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に第１のスペーサ層と第２のス
ペーサ層を順次形成する工程と、前記第２のスペーサ層
に所望の電極パターンに対応した開孔部を形成する工程
と、この開孔部の側面及び前記第２のスペーサ層の上面
にマスク層を形成する工程と、前記マスク層をマスクと
し前記開孔部内の前記第１のスペーサ層の露出部をエッ
チングし第１のスペーサ層に開孔部を形成する工程と、
前記マスク層を除去したのち、前記第１のスペーサ層の
開孔部を含む全面に金属層を形成する工程とを含むもの
である。
造方法は、半導体基板上に第１のスペーサ層と第２のス
ペーサ層を順次形成する工程と、前記第２のスペーサ層
に所望の電極パターンに対応した開孔部を形成する工程
と、この開孔部の側面及び前記第２のスペーサ層の上面
にマスク層を形成する工程と、前記マスク層をマスクと
し前記開孔部内の前記第１のスペーサ層の露出部をエッ
チングし第１のスペーサ層に開孔部を形成する工程と、
前記マスク層を除去したのち、前記第１のスペーサ層の
開孔部を含む全面に金属層を形成する工程とを含むもの
である。
【０００９】
【実施例】次に、本発明について図面を用いて説明す
る。図１（ａ）〜（ｅ）は、本発明の第１の実施例を説
明するための工程順に示した断面図である。
る。図１（ａ）〜（ｅ）は、本発明の第１の実施例を説
明するための工程順に示した断面図である。
【００１０】まず、図１（ａ）に示すように、半導体基
板１１であるＧａＡｓ基板上に、ＳｉＯ2 よりなる第１
のスペーサ層１２をＣＶＤ法で２５０ｎｍの厚さに成膜
し、続いてニオブ（Ｎｂ）よりなる第２のスペーサ層１
３をスパッタ法で２５０ｎｍの厚さに成膜する。次に、
ゲート電極パターンに対応する幅１μｍ，長さ約２００
μｍの開口を有する第１のホトレジスト層１４を、通常
のホトリソグラフィ工程によって約１μｍの厚さに形成
する。次に、前記第１のホトレジスト層１４をマスクと
して、ＣＦ4 ガスによるＲＩＥ法で、第２のスペーサ層
１３のＮｂ膜をエッチングし開口部を形成する。このと
き、ＮｂのＳｉＯ2 に対するエッチング速度比は５以上
あるので、ＳｉＯ2層がＮｂエッチングのストッパーと
なる。
板１１であるＧａＡｓ基板上に、ＳｉＯ2 よりなる第１
のスペーサ層１２をＣＶＤ法で２５０ｎｍの厚さに成膜
し、続いてニオブ（Ｎｂ）よりなる第２のスペーサ層１
３をスパッタ法で２５０ｎｍの厚さに成膜する。次に、
ゲート電極パターンに対応する幅１μｍ，長さ約２００
μｍの開口を有する第１のホトレジスト層１４を、通常
のホトリソグラフィ工程によって約１μｍの厚さに形成
する。次に、前記第１のホトレジスト層１４をマスクと
して、ＣＦ4 ガスによるＲＩＥ法で、第２のスペーサ層
１３のＮｂ膜をエッチングし開口部を形成する。このと
き、ＮｂのＳｉＯ2 に対するエッチング速度比は５以上
あるので、ＳｉＯ2層がＮｂエッチングのストッパーと
なる。
【００１１】次に、図１（ｂ）に示すように、第１のホ
トレジスト層１４をＯ2 プラズマ又は有機溶剤で除去
し、アルミニウム（Ａｌ）膜を全面に真空蒸着し、続い
て半導体基板１１の主面に対して垂直にイオンミリング
法によりＡｌをエッチバックすることによって、Ａｌよ
りなるマスク層１５を形成する。この工程において、半
導体基板１１を回転しながら基板１１の主面に対して斜
め方向からＡｌを蒸着することによって、第２のスペー
サ層１３の表面に付着するＡｌの膜厚を開口部内の第１
のスペーサ層１２の表面に付着するＡｌ膜厚より厚くす
ることができるので、イオンミリング法によるＡｌ膜の
エッチバックによって、第１のスペーサ層１２の表面の
Ａｌ膜を除去したときに、第２のスペーサ層１３表面に
Ａｌ膜を残すことができる。従って、図１（ｂ）に示し
た形状のマスク層１５を形成することができる。また、
この実施例では、第２のスペーサ層１３の側面のマスク
層の厚さが２００ｎｍとなる条件を用いている。
トレジスト層１４をＯ2 プラズマ又は有機溶剤で除去
し、アルミニウム（Ａｌ）膜を全面に真空蒸着し、続い
て半導体基板１１の主面に対して垂直にイオンミリング
法によりＡｌをエッチバックすることによって、Ａｌよ
りなるマスク層１５を形成する。この工程において、半
導体基板１１を回転しながら基板１１の主面に対して斜
め方向からＡｌを蒸着することによって、第２のスペー
サ層１３の表面に付着するＡｌの膜厚を開口部内の第１
のスペーサ層１２の表面に付着するＡｌ膜厚より厚くす
ることができるので、イオンミリング法によるＡｌ膜の
エッチバックによって、第１のスペーサ層１２の表面の
Ａｌ膜を除去したときに、第２のスペーサ層１３表面に
Ａｌ膜を残すことができる。従って、図１（ｂ）に示し
た形状のマスク層１５を形成することができる。また、
この実施例では、第２のスペーサ層１３の側面のマスク
層の厚さが２００ｎｍとなる条件を用いている。
【００１２】次に、図１（ｃ）に示すように、マスク層
１５をマスクにして第１のスペーサ層１２をＣＦ4 ガス
を用いたＲＩＥ法でエッチングして開口部を形成する。
ＳｉＯ2 のＡｌに対するエッチング速度比は約１００と
できるので充分マスクとして用いられる。その後、熱リ
ン酸液中でマスク層１５であるＡｌ膜を溶解除去する。
この工程によって、図１（ｃ）に示すように、Ｌｇを規
定する第１のスペーサ層１２の開口部の幅よりも第２の
スペーサ層１３の開口部の幅が、第２のスペーサ層１３
の側面のマスク層１５の厚さの２倍分広い構造を自己整
合的に形成することができる。従って、この後の工程で
の第１の電極金属層１６及び第２の電極金属層１７の形
成工程において、従来の形成方法が発生した空洞部の形
成を抑えることが可能となる。
１５をマスクにして第１のスペーサ層１２をＣＦ4 ガス
を用いたＲＩＥ法でエッチングして開口部を形成する。
ＳｉＯ2 のＡｌに対するエッチング速度比は約１００と
できるので充分マスクとして用いられる。その後、熱リ
ン酸液中でマスク層１５であるＡｌ膜を溶解除去する。
この工程によって、図１（ｃ）に示すように、Ｌｇを規
定する第１のスペーサ層１２の開口部の幅よりも第２の
スペーサ層１３の開口部の幅が、第２のスペーサ層１３
の側面のマスク層１５の厚さの２倍分広い構造を自己整
合的に形成することができる。従って、この後の工程で
の第１の電極金属層１６及び第２の電極金属層１７の形
成工程において、従来の形成方法が発生した空洞部の形
成を抑えることが可能となる。
【００１３】次に、図１（ｄ）に示すように、膜厚１０
０ｎｍのタングステン・シリサイド（ＷＳｉx ）よりな
る第１の電極金属層１６及び膜厚５００ｎｍの金（Ａ
ｕ）よりなる第２の電極金属層１７を順次スパッタ法に
よって形成し、通常のホトリソグラフィ工程によってゲ
ート電極パターンに対応する第２のホトレジスト層１８
を形成する。
０ｎｍのタングステン・シリサイド（ＷＳｉx ）よりな
る第１の電極金属層１６及び膜厚５００ｎｍの金（Ａ
ｕ）よりなる第２の電極金属層１７を順次スパッタ法に
よって形成し、通常のホトリソグラフィ工程によってゲ
ート電極パターンに対応する第２のホトレジスト層１８
を形成する。
【００１４】次に、図１（ｅ）に示すように、第２のホ
トレジスト層１８をマスクとして、第２の電極金属層１
７をＡｒガスを用いたイオンミリング法でエッチング
し、さらに第１の電極金属層１６をＳＦ6 ガスを用いた
ＲＩＥ法でエッチングする。次に第２のホトレジスト層
１８をＯ2 プラズマ処理又は有機溶剤によって除去し、
第１のスペーサ層１２のＳｉＯ2 膜と第２のスペーサ層
１３のＮｂ膜を弗酸で除去することによって所望のゲー
ト電極が得られる。
トレジスト層１８をマスクとして、第２の電極金属層１
７をＡｒガスを用いたイオンミリング法でエッチング
し、さらに第１の電極金属層１６をＳＦ6 ガスを用いた
ＲＩＥ法でエッチングする。次に第２のホトレジスト層
１８をＯ2 プラズマ処理又は有機溶剤によって除去し、
第１のスペーサ層１２のＳｉＯ2 膜と第２のスペーサ層
１３のＮｂ膜を弗酸で除去することによって所望のゲー
ト電極が得られる。
【００１５】以上説明したように本発明の第１の実施例
によれば、Ｌｇを規定する第１のスペーサ層１２より大
きい開口部の幅を有する第２のスペーサ層１３との組合
せにより、第１および第２の電極金属層形成時に空洞部
の発生を抑制できる。本実施例では従来例に比べてゲー
ト抵抗を約７０％に低下させることができた。
によれば、Ｌｇを規定する第１のスペーサ層１２より大
きい開口部の幅を有する第２のスペーサ層１３との組合
せにより、第１および第２の電極金属層形成時に空洞部
の発生を抑制できる。本実施例では従来例に比べてゲー
ト抵抗を約７０％に低下させることができた。
【００１６】次に本発明の第２の実施例について説明す
る。第２の実施例においては、図１（ａ）に示した第１
のスペーサ層１２と第２のスペーサ層１３として、とも
にＳｉＯ2 を用いる。従って、第１のスペーサ層１２と
第２のスペーサ層１３を連続して形成できるため工程が
簡略化できる。また、第１のスペーサ層１２と第２のス
ペーサ層１３の開口部形成のエッチングに関しても、同
一の設備で同一条件が採用できる。第２のスペーサ層１
３の開口部形成エッチングの深さは、エッチング時間に
よって制御する必要があるが、特に大きな問題とはなら
ない。
る。第２の実施例においては、図１（ａ）に示した第１
のスペーサ層１２と第２のスペーサ層１３として、とも
にＳｉＯ2 を用いる。従って、第１のスペーサ層１２と
第２のスペーサ層１３を連続して形成できるため工程が
簡略化できる。また、第１のスペーサ層１２と第２のス
ペーサ層１３の開口部形成のエッチングに関しても、同
一の設備で同一条件が採用できる。第２のスペーサ層１
３の開口部形成エッチングの深さは、エッチング時間に
よって制御する必要があるが、特に大きな問題とはなら
ない。
【００１７】以上説明したように、本発明の第２の実施
例では、第１のスペーサ層１２および第２のスペーサ層
１３に同一材料を用いているため設備及び工程を簡略化
できる。第１のスペーサ層１２が第２のスペーサ層１３
の開口部形成エッチングのときのストッパーにならない
ため、エッチング時間の制御が要求されるが特に大きな
問題はない。また本発明の効果は基本的に変らないため
ゲート抵抗を従来例の約７０％に低減できた。
例では、第１のスペーサ層１２および第２のスペーサ層
１３に同一材料を用いているため設備及び工程を簡略化
できる。第１のスペーサ層１２が第２のスペーサ層１３
の開口部形成エッチングのときのストッパーにならない
ため、エッチング時間の制御が要求されるが特に大きな
問題はない。また本発明の効果は基本的に変らないため
ゲート抵抗を従来例の約７０％に低減できた。
【００１８】
【発明の効果】以上説明したように本発明によれば、ス
ペーサ層の開口部上部の幅を、Ｌｇを規定する開口部底
部の幅よりも自己整合的に広げることができるため、電
極金属層を形成する際に空洞部の形成を抑止できる。こ
のために、ゲート抵抗の低減されたゲート電極を有する
半導体装置が得られるという効果がある。特にＬｇが微
細になった場合にこのゲート抵抗低減の効果は顕著とな
る。
ペーサ層の開口部上部の幅を、Ｌｇを規定する開口部底
部の幅よりも自己整合的に広げることができるため、電
極金属層を形成する際に空洞部の形成を抑止できる。こ
のために、ゲート抵抗の低減されたゲート電極を有する
半導体装置が得られるという効果がある。特にＬｇが微
細になった場合にこのゲート抵抗低減の効果は顕著とな
る。
【図１】本発明の実施例を説明するための主要工程にお
ける断面図。
ける断面図。
【図２】従来例を説明するための主要工程における断面
図。
図。
１１，２１ 半導体基板 １２ 第１のスペーサ層 １３ 第２のスペーサ層 ２２ スペーサ層 １４，２３ 第１のホトレジスト層 １５ マスク層 １６，２４ 第１の電極金属層 １７，２５ 第２の電極金属層 １８，２６ 第２のホトレジスト層 ２７ 空洞部
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板上に第１のスペーサ層と第２
のスペーサ層を順次形成する工程と、前記第２のスペー
サ層に所望の電極パターンに対応した開孔部を形成する
工程と、この開孔部の側面及び前記第２のスペーサ層の
上面にマスク層を形成する工程と、前記マスク層をマス
クとし前記開孔部内の前記第１のスペーサ層の露出部を
エッチングし第１のスペーサ層に開孔部を形成する工程
と、前記マスク層を除去したのち、前記第１のスペーサ
層の開孔部を含む全面に金属層を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17152891A JPH0521469A (ja) | 1991-07-12 | 1991-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17152891A JPH0521469A (ja) | 1991-07-12 | 1991-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521469A true JPH0521469A (ja) | 1993-01-29 |
Family
ID=15924799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17152891A Pending JPH0521469A (ja) | 1991-07-12 | 1991-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521469A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048863A (ja) * | 2005-08-09 | 2007-02-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100983113B1 (ko) * | 2008-10-29 | 2010-09-17 | 서울메트로 | Ｐｃｂ 유지보수용 점검장치 |
-
1991
- 1991-07-12 JP JP17152891A patent/JPH0521469A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048863A (ja) * | 2005-08-09 | 2007-02-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100983113B1 (ko) * | 2008-10-29 | 2010-09-17 | 서울메트로 | Ｐｃｂ 유지보수용 점검장치 |
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