JPH07201774A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07201774A JPH07201774A JP33643393A JP33643393A JPH07201774A JP H07201774 A JPH07201774 A JP H07201774A JP 33643393 A JP33643393 A JP 33643393A JP 33643393 A JP33643393 A JP 33643393A JP H07201774 A JPH07201774 A JP H07201774A
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Abstract
(57)【要約】
【目的】 本発明は、半導体基板の表面露出を防ぐため
の保護膜形状の改良に関し、半導体基板上への電極形成
時の電極膜と保護膜の間の隙間を無くし、半導体素子の
性能の劣化を防ぐ。 【構成】 半導体基板１上の保護膜２に、下側は上に広
がるテーパーを有し、上側は上に狭まるテーパーを有
し、且つ下縁の開口径が上側の開口径より小さい断面形
状を有するコンタクトホール４を形成し、続いて、コン
タクトホール４内にレジスト膜３をマスクとして、プラ
ネタリ蒸着方式により電極膜５を半導体基板表面の露出
がないように形成する。
の保護膜形状の改良に関し、半導体基板上への電極形成
時の電極膜と保護膜の間の隙間を無くし、半導体素子の
性能の劣化を防ぐ。 【構成】 半導体基板１上の保護膜２に、下側は上に広
がるテーパーを有し、上側は上に狭まるテーパーを有
し、且つ下縁の開口径が上側の開口径より小さい断面形
状を有するコンタクトホール４を形成し、続いて、コン
タクトホール４内にレジスト膜３をマスクとして、プラ
ネタリ蒸着方式により電極膜５を半導体基板表面の露出
がないように形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の電極形成
時の電極膜と保護膜の間の隙間を無くし、半導体基板の
表面露出を防ぐための保護膜形状の改良に関する。
時の電極膜と保護膜の間の隙間を無くし、半導体基板の
表面露出を防ぐための保護膜形状の改良に関する。
【０００２】近年、半導体装置の高品質化にともない、
半導体素子性能の向上が要求されている。この性能向上
の一環として、半導体基板の表面の露出をなくし、性能
の劣化を抑える必要がある。
半導体素子性能の向上が要求されている。この性能向上
の一環として、半導体基板の表面の露出をなくし、性能
の劣化を抑える必要がある。
【０００３】
【従来の技術】図４は従来例の説明図である。図におい
て、１は半導体基板、２は保護膜、３はレジスト膜、４
はコンタクトホール、５は電極膜である。
て、１は半導体基板、２は保護膜、３はレジスト膜、４
はコンタクトホール、５は電極膜である。
【０００４】従来の電極形成法においては、図４に示す
ように、半導体基板１上に被覆した絶縁性の保護膜の形
成が一回の成膜処理工程で行われるために、例えばウエ
ットエッチングで保護膜に開口されたコンタクトホール
４の断面形状は、コンタクトホール４の上縁と下縁の開
口径が同一な、お椀型の形状となっていた。
ように、半導体基板１上に被覆した絶縁性の保護膜の形
成が一回の成膜処理工程で行われるために、例えばウエ
ットエッチングで保護膜に開口されたコンタクトホール
４の断面形状は、コンタクトホール４の上縁と下縁の開
口径が同一な、お椀型の形状となっていた。
【０００５】
【発明が解決しようとする課題】ところが、コンタクト
ホールが上縁と下縁の開口径が同一な、お椀型の形状で
は金属等の電極膜の蒸着を行った場合、図に示すよう
に、電極膜と保護膜との間に隙間ができ、半導体基板の
表面が露出してしまうという問題がある。
ホールが上縁と下縁の開口径が同一な、お椀型の形状で
は金属等の電極膜の蒸着を行った場合、図に示すよう
に、電極膜と保護膜との間に隙間ができ、半導体基板の
表面が露出してしまうという問題がある。
【０００６】従って、露出した半導体基板の表面が変質
し、完成品素子の性能の劣化を発生している。本発明
は、保護膜に開口したコンタクトホールに下側は上に広
がるテーパーを有し、上側は上に狭まるテーパーを有
し、且つ下縁の開口径が上側の開口径より小さい断面形
状を有するコンタクトホールを形成することにより、保
護膜と蒸着する電極膜の重なり構造を作り、半導体基板
表面の露出を無くすことを目的とする。
し、完成品素子の性能の劣化を発生している。本発明
は、保護膜に開口したコンタクトホールに下側は上に広
がるテーパーを有し、上側は上に狭まるテーパーを有
し、且つ下縁の開口径が上側の開口径より小さい断面形
状を有するコンタクトホールを形成することにより、保
護膜と蒸着する電極膜の重なり構造を作り、半導体基板
表面の露出を無くすことを目的とする。
【０００７】
【課題を解決するための手段】図１、図２は本発明の原
理説明図であり、本発明の工程を用いて形成した素子形
状の工程順模式断面図である。
理説明図であり、本発明の工程を用いて形成した素子形
状の工程順模式断面図である。
【０００８】１は半導体基板、２は保護膜、３はレジス
ト膜、４はコンタクトホール、５は電極膜である。図１
の形状に加工するために以下の工程で行う。
ト膜、４はコンタクトホール、５は電極膜である。図１
の形状に加工するために以下の工程で行う。
【０００９】先ず、図１（ａ）に示すように、半導体基
板１上に保護膜２を上層と下層の２度に分けて形成す
る。次に、図１（ｂ）に示すように、保護膜２上にコー
ティングしたレジスト膜３をフォトリソグラフィ処理し
て、コンタクトホール開口用のマスクパターンを形成す
る。
板１上に保護膜２を上層と下層の２度に分けて形成す
る。次に、図１（ｂ）に示すように、保護膜２上にコー
ティングしたレジスト膜３をフォトリソグラフィ処理し
て、コンタクトホール開口用のマスクパターンを形成す
る。
【００１０】次に、図１（ｃ）に示すように、レジスト
膜３をマスクとして保護膜２のウエットエッチングを行
い、下側は上に広がるテーパーを有し、上側は上に狭ま
るテーパーを有し、且つ下縁の開口径が上側の開口径よ
り小さい断面形状を有するコンタクトホール４を開口す
る。
膜３をマスクとして保護膜２のウエットエッチングを行
い、下側は上に広がるテーパーを有し、上側は上に狭ま
るテーパーを有し、且つ下縁の開口径が上側の開口径よ
り小さい断面形状を有するコンタクトホール４を開口す
る。
【００１１】続いて、図１（ｄ）に示すように、電極膜
５の蒸着はプラネタリ（遊星）回転方式で行うために、
傾斜に対する死角がなくなるので、保護膜２と半導体基
板１は重なり構造となり、半導体基板５の表面の露出は
なくなる。
５の蒸着はプラネタリ（遊星）回転方式で行うために、
傾斜に対する死角がなくなるので、保護膜２と半導体基
板１は重なり構造となり、半導体基板５の表面の露出は
なくなる。
【００１２】即ち、本発明の目的は、図１に示すよう
に、半導体基板１上の保護膜２に、下側は上に広がるテ
ーパーを有し、上側は上に狭まるテーパーを有し、且つ
下縁の開口径が上側の開口径より小さい断面形状を有す
るコンタクトホール４を形成し、続いて、コンタクトホ
ール４内に電極膜５を形成することにより、また、前記
保護膜２は上層の保護膜2aに比べて下層の保護膜2bの厚
さが厚い同質の保護膜２を同一雰囲気で積層して形成す
ることにより、また、前記保護膜２の材料を二酸化シリ
コン(SiO2)膜とすることにより、また、電極膜５は、レ
ジスト膜３をマスクとしてプラネタリ回転方式により全
方位から蒸着し、続いて、レジスト膜３を除去して形成
することにより達成される。
に、半導体基板１上の保護膜２に、下側は上に広がるテ
ーパーを有し、上側は上に狭まるテーパーを有し、且つ
下縁の開口径が上側の開口径より小さい断面形状を有す
るコンタクトホール４を形成し、続いて、コンタクトホ
ール４内に電極膜５を形成することにより、また、前記
保護膜２は上層の保護膜2aに比べて下層の保護膜2bの厚
さが厚い同質の保護膜２を同一雰囲気で積層して形成す
ることにより、また、前記保護膜２の材料を二酸化シリ
コン(SiO2)膜とすることにより、また、電極膜５は、レ
ジスト膜３をマスクとしてプラネタリ回転方式により全
方位から蒸着し、続いて、レジスト膜３を除去して形成
することにより達成される。
【００１３】
【作用】本発明では、図１（ａ）に示すように、２度に
分けて保護膜形成を行うことで、図１（ｂ）の状態から
保護膜のウエットエッチングを行うと、絶縁膜からなる
保護膜界面では同じ保護膜組成でも接触面において、保
護膜表面での原子配列の乱れや接合の不完全な層の影響
で、エッチングの際に界面でのエッチングレートが異常
に増大し、保護膜の界面部分でのウエットエッチングの
レートに大きな差ができるため、界面を中心として横方
向のエンチングが速く進み、図１（ｃ）に示すようにコ
ンタクトホール側壁の断面形状が下側は上に広がるテー
パーを有し、上側は上に狭まるテーパーを有し、且つ下
縁の開口径が上側の開口径より小さい断面形状を有する
こととなる。
分けて保護膜形成を行うことで、図１（ｂ）の状態から
保護膜のウエットエッチングを行うと、絶縁膜からなる
保護膜界面では同じ保護膜組成でも接触面において、保
護膜表面での原子配列の乱れや接合の不完全な層の影響
で、エッチングの際に界面でのエッチングレートが異常
に増大し、保護膜の界面部分でのウエットエッチングの
レートに大きな差ができるため、界面を中心として横方
向のエンチングが速く進み、図１（ｃ）に示すようにコ
ンタクトホール側壁の断面形状が下側は上に広がるテー
パーを有し、上側は上に狭まるテーパーを有し、且つ下
縁の開口径が上側の開口径より小さい断面形状を有する
こととなる。
【００１４】そしてこの形状により、半導体基板のプラ
ネタリ回転方式での電極膜の蒸着によって、保護膜と電
極膜はコンタクトホール内部での重なり構造が得られ、
半導体基板の表面が露出するという問題点が解決され
る。
ネタリ回転方式での電極膜の蒸着によって、保護膜と電
極膜はコンタクトホール内部での重なり構造が得られ、
半導体基板の表面が露出するという問題点が解決され
る。
【００１５】
【実施例】図１は原理説明図兼本発明の一実施例の工程
順模式断面図であり、図２は本発明を用いて完成した半
導体素子の一実施例の断面形状説明図である。
順模式断面図であり、図２は本発明を用いて完成した半
導体素子の一実施例の断面形状説明図である。
【００１６】図において、１は半導体基板、２は絶縁保
護膜、３はレジスト膜、４はコンタクトホール、５は電
極膜、11はＧａＡｓ基板、12はSiO2膜、 15aはソース電
極、15bはドレイン電極、16はゲート電極である。
護膜、３はレジスト膜、４はコンタクトホール、５は電
極膜、11はＧａＡｓ基板、12はSiO2膜、 15aはソース電
極、15bはドレイン電極、16はゲート電極である。
【００１７】本発明の一実施例を工程説明は図１の工程
順模式断面図と、実際に用いた材料については、完成体
として図２の模式断面図を用いて説明する。本発明の工
程に直接関係しないプロセス、例えば活性層の形成等に
ついては省略する。
順模式断面図と、実際に用いた材料については、完成体
として図２の模式断面図を用いて説明する。本発明の工
程に直接関係しないプロセス、例えば活性層の形成等に
ついては省略する。
【００１８】本発明の一実施例にはガリウム砒素（Ｇａ
Ａｓ）電界効果トランジスタ（ＦＥＴ）を用いている
が、その他の半導体素子に本発明を用いることも可能で
ある。先ず、図１（ａ）に示すように、半導体基板１と
してＧａＡｓ基板11を用い、保護膜２として用いた二酸
化シリコン（SiO2）膜12を 6,000Åの厚さに、真空を破
らずに、下層に4,000 Å、続いて上層に2,000 Åと２度
に分けて、ＣＶＤ法により同一成膜条件で形成する。
Ａｓ）電界効果トランジスタ（ＦＥＴ）を用いている
が、その他の半導体素子に本発明を用いることも可能で
ある。先ず、図１（ａ）に示すように、半導体基板１と
してＧａＡｓ基板11を用い、保護膜２として用いた二酸
化シリコン（SiO2）膜12を 6,000Åの厚さに、真空を破
らずに、下層に4,000 Å、続いて上層に2,000 Åと２度
に分けて、ＣＶＤ法により同一成膜条件で形成する。
【００１９】次に、図１（ｂ）に示すように、レジスト
膜３をマスクとしてフォトリソグラフィによりコンタク
トホール４を開口するための電極パターンを形成する。
次に、図１（ｃ）に示すように、SiO2膜12からなる保護
膜２をウエットエッチングでエッチングして、保護膜２
に開口したコンタクトホールの断面形状が、二層のSiO2
膜12の上層と下層の界面で最もエッチングが横方向に進
行した、下側は上に広がるテーパーを有し、上側は上に
狭まるテーパーを有し、且つ下縁の開口径が上側の開口
径より小さい断面形状を有するコンタクトホール４を形
成する。
膜３をマスクとしてフォトリソグラフィによりコンタク
トホール４を開口するための電極パターンを形成する。
次に、図１（ｃ）に示すように、SiO2膜12からなる保護
膜２をウエットエッチングでエッチングして、保護膜２
に開口したコンタクトホールの断面形状が、二層のSiO2
膜12の上層と下層の界面で最もエッチングが横方向に進
行した、下側は上に広がるテーパーを有し、上側は上に
狭まるテーパーを有し、且つ下縁の開口径が上側の開口
径より小さい断面形状を有するコンタクトホール４を形
成する。
【００２０】続いて、図１（ｄ）に示すように、コンタ
クトホール４内に電極膜５として、金（Ａｕ）を用い、
電子ビーム蒸着法により、半導体基板１をプラネタリ回
転式（自転＋公転）に回転しながら、レジスト膜３をマ
スクとして、コンタクトホール４内に6,000 Åの厚さに
形成する。
クトホール４内に電極膜５として、金（Ａｕ）を用い、
電子ビーム蒸着法により、半導体基板１をプラネタリ回
転式（自転＋公転）に回転しながら、レジスト膜３をマ
スクとして、コンタクトホール４内に6,000 Åの厚さに
形成する。
【００２１】最後に、図２（ｅ）に示すように、Ａｕ蒸
着後、レジスト膜をその上に堆積した不要の電極膜５
毎、ピーリング法により剥離除去して、ソース・ドレイ
ン用の電極膜５がコンタクトホール４内に、半導体基板
１の表面を露出することなく形成される。
着後、レジスト膜をその上に堆積した不要の電極膜５
毎、ピーリング法により剥離除去して、ソース・ドレイ
ン用の電極膜５がコンタクトホール４内に、半導体基板
１の表面を露出することなく形成される。
【００２２】図２に本発明による半導体素子の完成体を
ＧａＡｓＦＥＴを一例として示す。ゲート電極形成のた
めのコンタクトホールも本発明のウエット方式で形成し
てあるが、微細寸法のゲート電極においては、ドライエ
ッチングにより異方性エッチングを行って、断面形状が
垂直なコンタクトホールを形成し、ゲート電極金属を埋
め込んでも良い。
ＧａＡｓＦＥＴを一例として示す。ゲート電極形成のた
めのコンタクトホールも本発明のウエット方式で形成し
てあるが、微細寸法のゲート電極においては、ドライエ
ッチングにより異方性エッチングを行って、断面形状が
垂直なコンタクトホールを形成し、ゲート電極金属を埋
め込んでも良い。
【００２３】本発明によるコンタクトホール４の形状に
より、半導体素子において、保護膜２と蒸着した電極膜
５との半導体基板１表面での重なり構造が出来るため、
半導体基板１の表面が直接に露出するといった問題はな
くなった。
より、半導体素子において、保護膜２と蒸着した電極膜
５との半導体基板１表面での重なり構造が出来るため、
半導体基板１の表面が直接に露出するといった問題はな
くなった。
【００２４】本発明の上記実施例としては、SiO2膜から
なる保護膜の厚さの比率を２対１で形成してあるが、２
層の保護膜の厚さの比率を変えて、テーパーの角度を変
化させても良い。
なる保護膜の厚さの比率を２対１で形成してあるが、２
層の保護膜の厚さの比率を変えて、テーパーの角度を変
化させても良い。
【００２５】また、上記の実施例では、ソース・ドレイ
ン電極膜に金を用いたが、勿論、他の金属を蒸着しても
良い。
ン電極膜に金を用いたが、勿論、他の金属を蒸着しても
良い。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
保護膜に開口したコンタクトホール内に金属電極を形成
したときに、所望の断面形状のコンタクトホールの形成
と、プラネタリ方式の金属蒸着により、半導体基板の表
面が直接露出することなく、化合物半導体基板の表面変
化による特性劣化を防ぐ効果を奏し、電極間の最大電流
を増加することができ、半導体装置の性能の向上に寄与
するところが大きい。
保護膜に開口したコンタクトホール内に金属電極を形成
したときに、所望の断面形状のコンタクトホールの形成
と、プラネタリ方式の金属蒸着により、半導体基板の表
面が直接露出することなく、化合物半導体基板の表面変
化による特性劣化を防ぐ効果を奏し、電極間の最大電流
を増加することができ、半導体装置の性能の向上に寄与
するところが大きい。
【図１】 本発明の原理説明図（その１）
【図２】 本発明の原理説明図（その２）
【図３】 本発明の一実施例の模式断面図
【図４】 従来例の説明図
１ 半導体基板 ２ 絶縁保護膜 ３ レジスト膜 ４ コンタクトホール ５ 電極膜 11 ＧａＡｓ基板 12 SiO2膜 15a ソース電極 15b ドレイン電極 16 ゲート電極
Claims (4)
- 【請求項１】 半導体基板(1) 上の保護膜(2) に下側は
上に広がるテーパーを有し、上側は上に狭まるテーパー
を有し、且つ下縁の開口径が上側の開口径より小さい断
面形状を有するコンタクトホール(4) を形成し、続い
て、該コンタクトホール(4) 内に電極膜(5) を形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】前記保護膜(2) は上層の保護膜(2a)に比べ
て下層の保護膜(2b)の厚さが厚い同質の保護膜(2) を同
一雰囲気で積層して形成することを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】前記保護膜(2) の材料を二酸化シリコン膜
とする請求項１あるいは２記載の半導体装置の製造方
法。 - 【請求項４】前記電極膜(5) は、レジスト膜(3) をマス
クとしてプラネタリ回転方式により全方位から蒸着し、
続いて、該レジスト膜(3) を除去して形成することを特
徴とする請求項１、２あるいは３記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33643393A JPH07201774A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33643393A JPH07201774A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201774A true JPH07201774A (ja) | 1995-08-04 |
Family
ID=18299084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33643393A Withdrawn JPH07201774A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201774A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100366635B1 (ko) * | 2000-11-01 | 2003-01-09 | 삼성전자 주식회사 | 반도체 소자의 금속 배선 및 그 제조방법 |
| US7906407B2 (en) * | 2005-09-19 | 2011-03-15 | Agere Systems Inc. | Shallow trench isolation structures and a method for forming shallow trench isolation structures |
-
1993
- 1993-12-28 JP JP33643393A patent/JPH07201774A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100366635B1 (ko) * | 2000-11-01 | 2003-01-09 | 삼성전자 주식회사 | 반도체 소자의 금속 배선 및 그 제조방법 |
| US7906407B2 (en) * | 2005-09-19 | 2011-03-15 | Agere Systems Inc. | Shallow trench isolation structures and a method for forming shallow trench isolation structures |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |