JPH04233240A - 半導体材料上に金属化部を製造する方法 - Google Patents
半導体材料上に金属化部を製造する方法Info
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- JPH04233240A JPH04233240A JP19485191A JP19485191A JPH04233240A JP H04233240 A JPH04233240 A JP H04233240A JP 19485191 A JP19485191 A JP 19485191A JP 19485191 A JP19485191 A JP 19485191A JP H04233240 A JPH04233240 A JP H04233240A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体材料上に小さな
接触面を有する金属化部を製造する方法に関する。
接触面を有する金属化部を製造する方法に関する。
【０００２】本発明は特に金属−半導体−電界効果トラ
ンジスタ（ＦＥＴ）、特にＧａＡｓ基板上のＭＥＳＦＥ
Ｔ及びＨＥＭＴのゲート領域の形成に関する。
ンジスタ（ＦＥＴ）、特にＧａＡｓ基板上のＭＥＳＦＥ
Ｔ及びＨＥＭＴのゲート領域の形成に関する。
【０００３】
【従来の技術】高出力用の電界効果トランジスタの場合
、ゲート金属化部の金属と半導体材料との接触面を小さ
くすることによって達成されるゲートの長さをできる限
り小さく保持することが重要である。高周波に対する好
適性は、金属化部の断面積を十分に大きくすることによ
ってリード線抵抗を小さくする場合にのみ得られる。
、ゲート金属化部の金属と半導体材料との接触面を小さ
くすることによって達成されるゲートの長さをできる限
り小さく保持することが重要である。高周波に対する好
適性は、金属化部の断面積を十分に大きくすることによ
ってリード線抵抗を小さくする場合にのみ得られる。
【０００４】小さな接触面を有する金属化部を製造する
可能性は、金属を傾斜した入射方向で蒸着させることに
ある。ソース及びドレイン用として予定された領域をマ
スクで被覆した場合、この方法により、ソース及びドレ
インに対して非対称的に配設されたゲート接触部を得る
ことができる。傾斜した入射角により、金属はマスクの
開口の斜めの投射方向にのみ析出される。従ってマスク
から開放されている半導体表面領域の小範囲のみが金属
を蒸着される。こうして極めて小さな接触面を有する金
属−半導体−接触部が得られる。しかしこの面は金属の
蒸着量が少ない場合には、ごく小さいものに過ぎない。 大きな断面積を有する金属化部はこの方法では製造する
ことができない。従ってこの方法で製造されたトランジ
スタの高周波適性は限定されたものである［アリソン（
Ｊ．Ｆ．Ａｌｌｉｓｏｎ）その他の論文「ソリッド・ス
テイト・テクノロジー（Ｓｏｌｉｄ Ｓｔａｔｅ
Ｔｅｃｈｎｏｌｏｇｙ）」１９８６年６月、第１６９〜
１７５頁参照］。
可能性は、金属を傾斜した入射方向で蒸着させることに
ある。ソース及びドレイン用として予定された領域をマ
スクで被覆した場合、この方法により、ソース及びドレ
インに対して非対称的に配設されたゲート接触部を得る
ことができる。傾斜した入射角により、金属はマスクの
開口の斜めの投射方向にのみ析出される。従ってマスク
から開放されている半導体表面領域の小範囲のみが金属
を蒸着される。こうして極めて小さな接触面を有する金
属−半導体−接触部が得られる。しかしこの面は金属の
蒸着量が少ない場合には、ごく小さいものに過ぎない。 大きな断面積を有する金属化部はこの方法では製造する
ことができない。従ってこの方法で製造されたトランジ
スタの高周波適性は限定されたものである［アリソン（
Ｊ．Ｆ．Ａｌｌｉｓｏｎ）その他の論文「ソリッド・ス
テイト・テクノロジー（Ｓｏｌｉｄ Ｓｔａｔｅ
Ｔｅｃｈｎｏｌｏｇｙ）」１９８６年６月、第１６９〜
１７５頁参照］。
【０００５】
【発明が解決しようとする課題】本発明の課題は、半導
体材料上に小さな接触面と大きな断面積を有する金属化
部を製造する方法を提供することにある。
体材料上に小さな接触面と大きな断面積を有する金属化
部を製造する方法を提供することにある。
【０００６】
【課題を解決するための手段】この課題は請求項１の特
徴部分に記載した方法により解決される。他の実施態様
は請求項２以下から明かである。
徴部分に記載した方法により解決される。他の実施態様
は請求項２以下から明かである。
【０００７】
【作用】本発明方法では傾斜した入射方向を有する金属
化部が蒸着される。比較的大量の金属の析出を可能にす
るためには、予め同様に傾斜してはいるが逆方向に傾け
られた入射方向から誘電体からなる層を施し、これによ
り半導体表面の金属接触部が施されるべきでない領域を
被覆しかつ同時に絶縁するとよい。従ってこの誘電体層
を覆う大きな断面積を有する金属化部が生じるような大
量の金属を金属化部用に析出することができる。
化部が蒸着される。比較的大量の金属の析出を可能にす
るためには、予め同様に傾斜してはいるが逆方向に傾け
られた入射方向から誘電体からなる層を施し、これによ
り半導体表面の金属接触部が施されるべきでない領域を
被覆しかつ同時に絶縁するとよい。従ってこの誘電体層
を覆う大きな断面積を有する金属化部が生じるような大
量の金属を金属化部用に析出することができる。
【０００８】
【実施例】本発明方法を図１〜図７に基づき以下に詳述
する。
する。
【０００９】図１はその上にマスク２を施された半導体
材料１を示す。半導体材料１内の破線は基板１の最上層
又は半導体材料からなる層列又は最上層部分を明示する
ものである。この層中にゲートのチャネル領域を形成す
る。この実施例ではマスク２は本方法の第１工程で半導
体材料１の最上層を必要に応じて図示したようにエッチ
ング除去するのにも利用される。すなわちこれによりチ
ャネル領域に対して特にパワートランジスタのゲート及
びドレイン間に一定の破壊電圧が規定される。その際物
理的特性がこのエッチングの深さ及び上層部分のドーピ
ング分布によって生じる。このエッチング工程は、チャ
ネル領域がドーピングによって又はエピタキシャル成長
層によって必要に応じて適当な厚さに構成されている場
合には、省略することもできる。次にマスク２を平坦な
半導体表面上に施す。マスクは例えばフォトレジストか
らなるが、従来の除去法を改良するためにフォトレジス
トの上方又は下方は補助層で補足されていてもよい。
材料１を示す。半導体材料１内の破線は基板１の最上層
又は半導体材料からなる層列又は最上層部分を明示する
ものである。この層中にゲートのチャネル領域を形成す
る。この実施例ではマスク２は本方法の第１工程で半導
体材料１の最上層を必要に応じて図示したようにエッチ
ング除去するのにも利用される。すなわちこれによりチ
ャネル領域に対して特にパワートランジスタのゲート及
びドレイン間に一定の破壊電圧が規定される。その際物
理的特性がこのエッチングの深さ及び上層部分のドーピ
ング分布によって生じる。このエッチング工程は、チャ
ネル領域がドーピングによって又はエピタキシャル成長
層によって必要に応じて適当な厚さに構成されている場
合には、省略することもできる。次にマスク２を平坦な
半導体表面上に施す。マスクは例えばフォトレジストか
らなるが、従来の除去法を改良するためにフォトレジス
トの上方又は下方は補助層で補足されていてもよい。
【００１０】図２は本発明の主要な処理工程を示すもの
である。垂直線から半導体材料の表面に向けて角度αだ
け転向している方向で誘電体３を異方性に施す。この誘
電体３の一部はマスク２上に析出され、他は半導体材料
１上に層として構成される。誘電体３により構成された
この層は、マスク２から開放されている領域全体を満た
すのではなく、ゲート金属化部を備えた接触部として予
定された領域は空けておく。誘電体３は電子銃で蒸着さ
れる例えばＳｉＯ２であってもよい。垂直線に 対する
入射方向を形成する角度αは、マスク２の断面、その厚
さ及び場合によっては図１に相応して行われたエッチン
グの深さによって決定される。誘電体３により半導体材
料１上に形成される層は、接触部用として予定された領
域に接していないその縁部分で、マスク２の脚部にでき
るだけ的確に接続されているべきである。従って金属化
部を蒸着する次の処理工程に対してはマスク２と誘電体
３のこの境目には間隙はない。
である。垂直線から半導体材料の表面に向けて角度αだ
け転向している方向で誘電体３を異方性に施す。この誘
電体３の一部はマスク２上に析出され、他は半導体材料
１上に層として構成される。誘電体３により構成された
この層は、マスク２から開放されている領域全体を満た
すのではなく、ゲート金属化部を備えた接触部として予
定された領域は空けておく。誘電体３は電子銃で蒸着さ
れる例えばＳｉＯ２であってもよい。垂直線に 対する
入射方向を形成する角度αは、マスク２の断面、その厚
さ及び場合によっては図１に相応して行われたエッチン
グの深さによって決定される。誘電体３により半導体材
料１上に形成される層は、接触部用として予定された領
域に接していないその縁部分で、マスク２の脚部にでき
るだけ的確に接続されているべきである。従って金属化
部を蒸着する次の処理工程に対してはマスク２と誘電体
３のこの境目には間隙はない。
【００１１】金属化部４の蒸着を図３に示す。金属化部
４の蒸着は異方性に入射方向で行われるが、この方向は
半導体表面の誘電体３から開放されている領域上に向け
られている。この入射方向は有利には同様に斜めに延び
ている。金属化部４を蒸着するための入射方向が垂直線
と共に半導体表面上に形成する角度βは、誘電体３を施
すための入射方向の角度に対向している。このようにし
て誘電体３は主としてマスク２から開放されている開口
の一方の側面上に析出され、また金属化部４はこのマス
ク２から開放されている領域の他方の側面上に蒸着され
ることになる。この場合大量の金属が析出され、接触部
用として予定された領域に金属が施されるだけでなく、
誘電体３により形成された層上にもかなりの量の金属成
分が析出される。こうして通常の方法に比べて著しく拡
大された断面積及びこれに伴い低いリード線抵抗を有す
る金属化部４が得られる。
４の蒸着は異方性に入射方向で行われるが、この方向は
半導体表面の誘電体３から開放されている領域上に向け
られている。この入射方向は有利には同様に斜めに延び
ている。金属化部４を蒸着するための入射方向が垂直線
と共に半導体表面上に形成する角度βは、誘電体３を施
すための入射方向の角度に対向している。このようにし
て誘電体３は主としてマスク２から開放されている開口
の一方の側面上に析出され、また金属化部４はこのマス
ク２から開放されている領域の他方の側面上に蒸着され
ることになる。この場合大量の金属が析出され、接触部
用として予定された領域に金属が施されるだけでなく、
誘電体３により形成された層上にもかなりの量の金属成
分が析出される。こうして通常の方法に比べて著しく拡
大された断面積及びこれに伴い低いリード線抵抗を有す
る金属化部４が得られる。
【００１２】引続きマスク２をその上にある誘電体３の
成分及び金属４と共にラッカシンナにより除去する。こ
の除去は従来の方法で行い、これにより図４に示した構
造物が残る。その結果短いゲート長及び大きいゲート断
面積を有する高周波の使用に適したゲートが得られる。 このゲートは、半導体表面のエッチング除去された部分
に非対称的に配置されている半導体材料に対する接触面
を有する。その結果ソース抵抗は小さくなり、これは小
信号並びに大信号を使用するのにも有利である。
成分及び金属４と共にラッカシンナにより除去する。こ
の除去は従来の方法で行い、これにより図４に示した構
造物が残る。その結果短いゲート長及び大きいゲート断
面積を有する高周波の使用に適したゲートが得られる。 このゲートは、半導体表面のエッチング除去された部分
に非対称的に配置されている半導体材料に対する接触面
を有する。その結果ソース抵抗は小さくなり、これは小
信号並びに大信号を使用するのにも有利である。
【００１３】図５は、誘電体の設置と金属化部の蒸着と
の間に施すことのできるもう一つの処理工程を示すもの
である。この処理工程で半導体材料１の表面を誘電体３
によって被覆されていない領域で更にエッチングする。 これによりソース抵抗を更に減少させることができる。 なぜならソース及びゲート領域を互いに無関係に最適化
することができるからである。この場合ゲートはチャネ
ル領域内でより深く沈められる。図６にはこの製法に対
する金属化部の蒸着時の断面が示されている。完成金属
化部は図７に断面図で示されている。
の間に施すことのできるもう一つの処理工程を示すもの
である。この処理工程で半導体材料１の表面を誘電体３
によって被覆されていない領域で更にエッチングする。 これによりソース抵抗を更に減少させることができる。 なぜならソース及びゲート領域を互いに無関係に最適化
することができるからである。この場合ゲートはチャネ
ル領域内でより深く沈められる。図６にはこの製法に対
する金属化部の蒸着時の断面が示されている。完成金属
化部は図７に断面図で示されている。
【００１４】レジストマスク２の厚さが１μｍの場合、
角度α、βはそれぞれ逆方向で約７°に選択することが
できる。
角度α、βはそれぞれ逆方向で約７°に選択することが
できる。
【００１５】
【発明の効果】本発明による製法は従来技術に比べて一
連の利点を提供する。即ちこの方法は半導体材料からイ
オン注入され急速完全硬化された層の場合にも、またエ
ピタキシャル成長された層の場合にも使用することがで
きる。半導体材料の接触面上に限定された付加的なエッ
チングは本発明方法でのみ可能である。本発明方法は特
にＦＥＴに対して適しているが、金属化部の大きな断面
積と同時に小さな接触面が要求される半導体材料上の任
意の金属化部にも使用することができる。
連の利点を提供する。即ちこの方法は半導体材料からイ
オン注入され急速完全硬化された層の場合にも、またエ
ピタキシャル成長された層の場合にも使用することがで
きる。半導体材料の接触面上に限定された付加的なエッ
チングは本発明方法でのみ可能である。本発明方法は特
にＦＥＴに対して適しているが、金属化部の大きな断面
積と同時に小さな接触面が要求される半導体材料上の任
意の金属化部にも使用することができる。
【図１】本発明方法により製造されたＦＥＴの第１処理
工程を示す断面図。
工程を示す断面図。
【図２】本発明方法により製造されたＦＥＴの第２処理
工程を示す断面図。
工程を示す断面図。
【図３】本発明方法により製造されたＦＥＴの第３処理
工程を示す断面図。
工程を示す断面図。
【図４】本発明方法により製造された完成ＦＥＴの断面
図。
図。
【図５】本発明による別の製法により製造されたＦＥＴ
の第１処理工程を示す断面図。
の第１処理工程を示す断面図。
【図６】本発明による別の製法により製造されたＦＥＴ
の第２処理工程を示す断面図。
の第２処理工程を示す断面図。
【図７】本発明による別の製法により製造された完成Ｆ
ＥＴの断面図。
ＥＴの断面図。
１ 半導体材料
２ マスク
３ 誘電体
４ 金属化部
Claims (4)
- 【請求項１】 接触面として予定された領域を少なく
とも１箇所開放しているマスク（２）を使用して半導体
材料（１）の表面上に、この表面に対する垂直線から角
度（β）だけ方向転換された第１方向に施されるように
、小さな接触面を有する金属化部（４）を製造する方法
において、金属化部（４）を施す前に異方性に、表面に
対する垂直線から第１方向の転向とは逆方向に角度（α
）だけ方向転換された第２方向に誘導体（３）からなる
層を施し、この誘電体（３）からなる層が接触面として
予定された領域を開放し、また金属化部（４）を施した
後マスク（２）をその上にある誘電体（３）の成分と共
に除去することを特徴とする半導体材料上に金属化部を
製造する方法。 - 【請求項２】 誘電体（３）からなる層を施した後で
かつ金属化部（４）を施す前に、半導体材料（１）を接
触面として予定された領域でエッチング除去することを
特徴とする請求項１記載の方法。 - 【請求項３】 金属化部（４）をゲート金属化部とし
て施すことを特徴とするＦＥＴの製造に際して使用され
る請求項１又は２記載の方法。 - 【請求項４】 誘電体（３）からなる層を施す前に、
半導体材料（１）をマスク（２）の使用下にエッチング
除去し、それによりＦＥＴ用のチャネル領域を製造する
ことを特徴とする請求項３記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4022030 | 1990-07-11 | ||
| DE4022030.3 | 1990-07-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233240A true JPH04233240A (ja) | 1992-08-21 |
Family
ID=6410050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19485191A Withdrawn JPH04233240A (ja) | 1990-07-11 | 1991-07-08 | 半導体材料上に金属化部を製造する方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0466103A1 (ja) |
| JP (1) | JPH04233240A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0569745A1 (de) * | 1992-05-14 | 1993-11-18 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Feldeffekttransistoren mit asymmetrischer Gate-Struktur |
| US20090115060A1 (en) | 2007-11-01 | 2009-05-07 | Infineon Technologies Ag | Integrated circuit device and method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4551905A (en) * | 1982-12-09 | 1985-11-12 | Cornell Research Foundation, Inc. | Fabrication of metal lines for semiconductor devices |
| DE3913540A1 (de) * | 1988-09-07 | 1990-03-15 | Licentia Gmbh | Verfahren zur herstellung von steuerelektroden |
-
1991
- 1991-07-08 JP JP19485191A patent/JPH04233240A/ja not_active Withdrawn
- 1991-07-09 EP EP91111415A patent/EP0466103A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0466103A1 (de) | 1992-01-15 |
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |