JP3161418B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Description
【0001】
【発明の属する技術分野】本発明は、電界効果トランジ
スタの製造方法、特に、高周波帯域において高利得が得
られる電界効果トランジスタの製造方法に関する。
スタの製造方法、特に、高周波帯域において高利得が得
られる電界効果トランジスタの製造方法に関する。
【0002】
【従来の技術】超高周波用トランジスタとしてガリウム
砒素(以下GaAsとする)の化合物半導体基板を用い
たショットキーバリア型電界効果トランジスタが開発さ
れているが、更なる高速化のために寄生容量、特にゲー
ト電極とドレイン電極配設領域側の基板間に生じる寄生
容量を減らすことが最も重要な要素の一つになってい
る。
砒素(以下GaAsとする)の化合物半導体基板を用い
たショットキーバリア型電界効果トランジスタが開発さ
れているが、更なる高速化のために寄生容量、特にゲー
ト電極とドレイン電極配設領域側の基板間に生じる寄生
容量を減らすことが最も重要な要素の一つになってい
る。
【0003】GaAs基板を用いた従来の電界効果トラ
ンジスタの製造方法を、図5〜6を参照しながら説明す
る。本発明の趣旨は、T字型のゲート電極とその庇部分
の下に基板との間に介在する絶縁膜の厚さに関連する箇
所にあるので、従来及び本発明の電界効果トランジスタ
の製造方法の説明は、T字型ゲート電極とその庇部分の
下の絶縁膜を形成する工程に限定して説明する。
ンジスタの製造方法を、図5〜6を参照しながら説明す
る。本発明の趣旨は、T字型のゲート電極とその庇部分
の下に基板との間に介在する絶縁膜の厚さに関連する箇
所にあるので、従来及び本発明の電界効果トランジスタ
の製造方法の説明は、T字型ゲート電極とその庇部分の
下の絶縁膜を形成する工程に限定して説明する。
【0004】まず、電界効果トランジスタの製造方法の
第1の従来例を図5を参照して説明する。
第1の従来例を図5を参照して説明する。
【0005】GaAs基板1上に膜厚100nmの酸化
膜2を成長させ、その上に幅0.2μmの開口パターン
を有するフォトレジスト(図示せず)をマスクとして形
成し、ドライエッチングにより酸化膜2を選択的に除去
し、その後フォトレジストも除去して開口部3を設ける
(図5(a))。次に、膜厚50nmのショットキー金
属層であるタングステンシリサイド、膜厚50nmのバ
リア金属層である窒化チタン、膜厚200nmの低抵抗
金属層である金を順次被着する。このとき、開口部3の
形状は、開口幅0.2μm、深さ100nmとなって、
アスペクト比が0.5程度であるため、スパッタ法や蒸
着法といった一般的な金属膜成膜法により完全に開口部
3を金属膜で埋め込むことが可能である。最後に、前記
金属膜をフォトレジスト(図示せず)をマスクとして、
イオンミリングまたはドライエッチングによりエッチン
グして、T字型ゲート電極4を得る。T字型ゲート電極
4のゲート電極頭部の幅5は1μm程度となるように加
工する(図5(b))。このようにして形成したT字型
ゲート電極4では、ゲート電極庇部6とGaAs基板1
間のゲート電極・基板間距離7が約100nmと短いた
め、ゲート電極庇部6とGaAs基板1との間の寄生容
量が発生し、特にドレイン電極配設領域側の寄生容量C
gdが電界効果トランジスタの高周波特性を悪化させる
原因となる。この寄生容量Cgdを低減する目的のため
に、T字型ゲート電極の垂直部分であるゲート電極肢部
を高くして、ゲート電極庇部とGaAs基板との間のゲ
ート電極・基板間距離を離す方法が考えられる。
膜2を成長させ、その上に幅0.2μmの開口パターン
を有するフォトレジスト(図示せず)をマスクとして形
成し、ドライエッチングにより酸化膜2を選択的に除去
し、その後フォトレジストも除去して開口部3を設ける
(図5(a))。次に、膜厚50nmのショットキー金
属層であるタングステンシリサイド、膜厚50nmのバ
リア金属層である窒化チタン、膜厚200nmの低抵抗
金属層である金を順次被着する。このとき、開口部3の
形状は、開口幅0.2μm、深さ100nmとなって、
アスペクト比が0.5程度であるため、スパッタ法や蒸
着法といった一般的な金属膜成膜法により完全に開口部
3を金属膜で埋め込むことが可能である。最後に、前記
金属膜をフォトレジスト(図示せず)をマスクとして、
イオンミリングまたはドライエッチングによりエッチン
グして、T字型ゲート電極4を得る。T字型ゲート電極
4のゲート電極頭部の幅5は1μm程度となるように加
工する(図5(b))。このようにして形成したT字型
ゲート電極4では、ゲート電極庇部6とGaAs基板1
間のゲート電極・基板間距離7が約100nmと短いた
め、ゲート電極庇部6とGaAs基板1との間の寄生容
量が発生し、特にドレイン電極配設領域側の寄生容量C
gdが電界効果トランジスタの高周波特性を悪化させる
原因となる。この寄生容量Cgdを低減する目的のため
に、T字型ゲート電極の垂直部分であるゲート電極肢部
を高くして、ゲート電極庇部とGaAs基板との間のゲ
ート電極・基板間距離を離す方法が考えられる。
【0006】次に、ゲート電極庇部とGaAs基板との
間のゲート電極・基板間距離を離す方法を、電界効果ト
ランジスタの製造方法の第2の従来例として、図6に示
す。
間のゲート電極・基板間距離を離す方法を、電界効果ト
ランジスタの製造方法の第2の従来例として、図6に示
す。
【0007】GaAs基板21上に膜厚500nmの酸
化膜22を成長させ、その上に幅0.2μmの開口パタ
ーンを有するフォトレジスト(図示せず)をマスクとし
て形成し、ドライエッチングにより酸化膜22を選択的
に除去し、その後フォトレジストも除去して開口部23
を設ける(図6(a))。次に、膜厚50nmのショッ
トキー金属層であるタングステンシリサイド、膜厚50
nmのバリア金属層である窒化チタン、膜厚200nm
の低抵抗金属層である金を順次被着する。このとき、開
口部23の形状は、開口幅0.2μm、深さ500nm
となって、アスペクト比が2.5程度であるため、スパ
ッタ法や蒸着法といった一般的な金属膜成膜法を用いて
も開口部23を金属膜で埋め込むことができず、空隙2
8が生じる。この後、第1の従来例と同様にしてT字型
ゲート電極24を形成する(図6(b))。
化膜22を成長させ、その上に幅0.2μmの開口パタ
ーンを有するフォトレジスト(図示せず)をマスクとし
て形成し、ドライエッチングにより酸化膜22を選択的
に除去し、その後フォトレジストも除去して開口部23
を設ける(図6(a))。次に、膜厚50nmのショッ
トキー金属層であるタングステンシリサイド、膜厚50
nmのバリア金属層である窒化チタン、膜厚200nm
の低抵抗金属層である金を順次被着する。このとき、開
口部23の形状は、開口幅0.2μm、深さ500nm
となって、アスペクト比が2.5程度であるため、スパ
ッタ法や蒸着法といった一般的な金属膜成膜法を用いて
も開口部23を金属膜で埋め込むことができず、空隙2
8が生じる。この後、第1の従来例と同様にしてT字型
ゲート電極24を形成する(図6(b))。
【0008】
【発明が解決しようとする課題】上記の第2の従来例の
ように、T字型ゲート電極とGaAs基板との間の寄生
容量を減らすために、T字型ゲート電極庇部26とGa
As基板21との間に挟まれる酸化膜22の膜厚を厚く
すると、T字型ゲート電極24のゲート電極肢部29内
に空隙28が生じるため、ゲート抵抗の増大によるトラ
ンジスタ周波数特性の悪化、ゲート電極の信頼性の低下
及び機械的強度の低下を招き、電界効果トランジスタと
して使用できなくなる、という問題があった。
ように、T字型ゲート電極とGaAs基板との間の寄生
容量を減らすために、T字型ゲート電極庇部26とGa
As基板21との間に挟まれる酸化膜22の膜厚を厚く
すると、T字型ゲート電極24のゲート電極肢部29内
に空隙28が生じるため、ゲート抵抗の増大によるトラ
ンジスタ周波数特性の悪化、ゲート電極の信頼性の低下
及び機械的強度の低下を招き、電界効果トランジスタと
して使用できなくなる、という問題があった。
【0009】本発明の目的は、周波数特性に大きく影響
するゲート電極とドレイン電極配設領域側の基板との間
の寄生容量を低減させることができ、しかも、信頼性を
も確保できるT字型ゲート電極を有する電界効果トラン
ジスタの製造方法を提供することにある。
するゲート電極とドレイン電極配設領域側の基板との間
の寄生容量を低減させることができ、しかも、信頼性を
も確保できるT字型ゲート電極を有する電界効果トラン
ジスタの製造方法を提供することにある。
【0010】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、基板上の離間したソース電極配設
領域及びドレイン電極配設領域の間にあって、膜厚の異
なるソース側絶縁膜とドレイン側絶縁膜が一定の幅を有
する開口部を挟んで互いに離間して並行するように形成
される絶縁膜形成工程、前記開口部を含む前記基板全面
に金属膜を被着した後前記開口部を充填すると共に前記
ソース側絶縁膜及び前記ドレイン側絶縁膜の表面上にも
延在するようにゲート電極を形成する工程から成る電界
効果トランジスタの製造方法において、前記絶縁膜形成
工程が、前記基板全面に第1の膜厚を有する第1絶縁膜
及び第2の膜厚を有する第2絶縁膜を順次成長させる工
程、前記第1絶縁膜及び前記第2絶縁膜を前記ソース電
極配設領域及び前記ドレイン電極配設領域の間に残す工
程、前記ソース電極配設領域及び前記ドレイン電極配設
領域の間の中央部分を含む所定の開口パターンをマスク
として前記基板の表面が露出するまで前記第2絶縁膜及
び前記第1絶縁膜を前記基板に対して垂直方向に順次異
方性エッチングして前記開口部を形成すると同時に、前
記開口部を挟むソース側積層絶縁膜と前記ドレイン側絶
縁膜を形成する工程、前記ソース側積層絶縁膜の上層の
前記第2絶縁膜を除去して前記ソース側絶縁膜とする工
程から成ることを特徴としている。
ジスタの製造方法は、基板上の離間したソース電極配設
領域及びドレイン電極配設領域の間にあって、膜厚の異
なるソース側絶縁膜とドレイン側絶縁膜が一定の幅を有
する開口部を挟んで互いに離間して並行するように形成
される絶縁膜形成工程、前記開口部を含む前記基板全面
に金属膜を被着した後前記開口部を充填すると共に前記
ソース側絶縁膜及び前記ドレイン側絶縁膜の表面上にも
延在するようにゲート電極を形成する工程から成る電界
効果トランジスタの製造方法において、前記絶縁膜形成
工程が、前記基板全面に第1の膜厚を有する第1絶縁膜
及び第2の膜厚を有する第2絶縁膜を順次成長させる工
程、前記第1絶縁膜及び前記第2絶縁膜を前記ソース電
極配設領域及び前記ドレイン電極配設領域の間に残す工
程、前記ソース電極配設領域及び前記ドレイン電極配設
領域の間の中央部分を含む所定の開口パターンをマスク
として前記基板の表面が露出するまで前記第2絶縁膜及
び前記第1絶縁膜を前記基板に対して垂直方向に順次異
方性エッチングして前記開口部を形成すると同時に、前
記開口部を挟むソース側積層絶縁膜と前記ドレイン側絶
縁膜を形成する工程、前記ソース側積層絶縁膜の上層の
前記第2絶縁膜を除去して前記ソース側絶縁膜とする工
程から成ることを特徴としている。
【0011】
【0012】
【0013】
【0014】
【0015】
【0016】
【0017】
【0018】
【0019】
【0020】
【0021】まず、本発明の実施形態について説明する
前に、本発明の関連技術について説明する。図1は本発
明の関連技術により得られる電界効果トランジスタの平
面図及び断面図である。又、図2は図1の電界効果トラ
ンジスタが形成される過程を工程順に示す断面図であ
る。
前に、本発明の関連技術について説明する。図1は本発
明の関連技術により得られる電界効果トランジスタの平
面図及び断面図である。又、図2は図1の電界効果トラ
ンジスタが形成される過程を工程順に示す断面図であ
る。
【0022】図1(a)は、本発明の関連技術により得
られる電界効果トランジスタの平面図であり、図1
(b)は図1(a)の切断線XXにおける断面図であ
る。
られる電界効果トランジスタの平面図であり、図1
(b)は図1(a)の切断線XXにおける断面図であ
る。
【0023】まず、GaAs基板51上に低圧CVD法
を用いて膜厚200nmの酸化膜を成長させる。ソース
電極配設領域及びドレイン電極配設領域の間のドレイン
電極配設領域寄りの概略半分の領域が残るような開口パ
ターンを有するフォトレジスト(図示せず)を酸化膜の
上にマスクとして形成し、SF6ガス等を用いたドライ
エッチングにより酸化膜を選択的に除去し、その後フォ
トレジストも除去するとソース電極配設領域寄りにGa
As基板51が露出し、ドレイン電極配設領域寄りに下
地酸化膜60が形成される。(図2(a))。
を用いて膜厚200nmの酸化膜を成長させる。ソース
電極配設領域及びドレイン電極配設領域の間のドレイン
電極配設領域寄りの概略半分の領域が残るような開口パ
ターンを有するフォトレジスト(図示せず)を酸化膜の
上にマスクとして形成し、SF6ガス等を用いたドライ
エッチングにより酸化膜を選択的に除去し、その後フォ
トレジストも除去するとソース電極配設領域寄りにGa
As基板51が露出し、ドレイン電極配設領域寄りに下
地酸化膜60が形成される。(図2(a))。
【0024】次に、GaAs基板51および下地酸化膜
60上に、低圧CVD法を用いて酸化膜を100nmの
厚さに成長させると、ソース電極配設領域及びドレイン
電極配設領域の間に下地酸化膜60による段部62を有
する酸化膜61が形成される。続いて、酸化膜61上に
少なくとも段部62を含む開口幅0.35μm程度の開
口パターンを有するフォトレジスト63を形成する(図
2(b))。
60上に、低圧CVD法を用いて酸化膜を100nmの
厚さに成長させると、ソース電極配設領域及びドレイン
電極配設領域の間に下地酸化膜60による段部62を有
する酸化膜61が形成される。続いて、酸化膜61上に
少なくとも段部62を含む開口幅0.35μm程度の開
口パターンを有するフォトレジスト63を形成する(図
2(b))。
【0025】フォトレジスト63をマスクにしてSF6
ガス等を用いた異方性ドライエッチングにより酸化膜6
1を選択的に除去し、その後フォトレジスト63も除去
すると、開口部53を挟んでソース電極配設領域側に酸
化膜61から成るソース側絶縁膜64が、ドレイン電極
配設領域側に側壁酸化膜65、下地酸化膜60、酸化膜
61から成るドレイン側絶縁膜66がが形成される(図
2(c))。
ガス等を用いた異方性ドライエッチングにより酸化膜6
1を選択的に除去し、その後フォトレジスト63も除去
すると、開口部53を挟んでソース電極配設領域側に酸
化膜61から成るソース側絶縁膜64が、ドレイン電極
配設領域側に側壁酸化膜65、下地酸化膜60、酸化膜
61から成るドレイン側絶縁膜66がが形成される(図
2(c))。
【0026】更に、膜厚50nmのショットキー金属層
であるタングステンシリサイド、膜厚50nmのバリア
金属層である窒化チタン、膜厚200nmの低抵抗金属
層である金を順次被着する。このとき、開口部53の形
状は、開口幅0.2μm、深さ100nmとなって、ア
スペクト比が0.5程度であるため、スパッタ法や蒸着
法といった一般的な金属膜成膜法により完全に開口部5
3を金属膜で埋め込むことが可能である。この後、金属
膜上にフォトレジスト(図示せず)を塗布、パターニン
グし、それをマスクとしてイオンミリング法及びドライ
エッチング法を順次用いて金属膜を選択的に除去する
と、T字型ゲート電極54が得られる(図2(d))。
であるタングステンシリサイド、膜厚50nmのバリア
金属層である窒化チタン、膜厚200nmの低抵抗金属
層である金を順次被着する。このとき、開口部53の形
状は、開口幅0.2μm、深さ100nmとなって、ア
スペクト比が0.5程度であるため、スパッタ法や蒸着
法といった一般的な金属膜成膜法により完全に開口部5
3を金属膜で埋め込むことが可能である。この後、金属
膜上にフォトレジスト(図示せず)を塗布、パターニン
グし、それをマスクとしてイオンミリング法及びドライ
エッチング法を順次用いて金属膜を選択的に除去する
と、T字型ゲート電極54が得られる(図2(d))。
【0027】電界効果トランジスタを形成するに当た
り、上記のように、T字型ゲート電極54のゲート電極
肢部59は、膜厚の薄いソース電極配設領域側のソース
側絶縁膜64と膜厚の厚いドレイン電極配設領域側のド
レイン側絶縁膜66に挟まれた実効的にアスペクト比の
小さい開口部53に金属膜が埋め込まれることになるた
め、第2の従来例で示したようなゲート電極肢部内の空
隙を生じさせる危険性がなくなる。このように、T字型
ゲート電極54が信頼性良く形成されると同時に、T字
型ゲート電極54のドレイン電極配設領域側のゲート電
極庇部56とGaAs基板51との間のゲート電極・基
板間距離57が、ドレイン側絶縁膜66の存在により約
300nmあるため、ドレイン電極配設領域側の寄生容
量Cgdを低く抑えることができる。
り、上記のように、T字型ゲート電極54のゲート電極
肢部59は、膜厚の薄いソース電極配設領域側のソース
側絶縁膜64と膜厚の厚いドレイン電極配設領域側のド
レイン側絶縁膜66に挟まれた実効的にアスペクト比の
小さい開口部53に金属膜が埋め込まれることになるた
め、第2の従来例で示したようなゲート電極肢部内の空
隙を生じさせる危険性がなくなる。このように、T字型
ゲート電極54が信頼性良く形成されると同時に、T字
型ゲート電極54のドレイン電極配設領域側のゲート電
極庇部56とGaAs基板51との間のゲート電極・基
板間距離57が、ドレイン側絶縁膜66の存在により約
300nmあるため、ドレイン電極配設領域側の寄生容
量Cgdを低く抑えることができる。
【0028】
【発明の実施の形態】 次に、本発明の実施形態について
説明する。図3は本発明により得られる電界効果トラン
ジスタの平面図及び断面図であり、図3(b)は図3
(a)の切断線YYにおける断面図である。又、図4は
図3の電界効果トランジスタが形成される過程を工程順
に示す断面図である。
説明する。図3は本発明により得られる電界効果トラン
ジスタの平面図及び断面図であり、図3(b)は図3
(a)の切断線YYにおける断面図である。又、図4は
図3の電界効果トランジスタが形成される過程を工程順
に示す断面図である。
【0029】GaAs基板71上に、プラズマCVDま
たは低圧CVD法を用いて膜厚50nmの窒化膜72、
膜厚200nmの酸化膜81を順次成長させる。次に、
ソース電極配設領域及びドレイン電極配設領域の間にあ
って、その中央部が0.2μmの幅に開口されるような
開口パターンを有するフォトレジスト(図示せず)を、
酸化膜81の上にマスクとして形成し、SF6ガス等を
用いたドライエッチングにより酸化膜81、窒化膜72
を順次選択的に除去してGaAs基板71を露出させ、
その後フォトレジストも除去すると、開口部73を挟ん
でソース側積層絶縁膜87とドレイン側絶縁膜86が形
成される(図4(a))。
たは低圧CVD法を用いて膜厚50nmの窒化膜72、
膜厚200nmの酸化膜81を順次成長させる。次に、
ソース電極配設領域及びドレイン電極配設領域の間にあ
って、その中央部が0.2μmの幅に開口されるような
開口パターンを有するフォトレジスト(図示せず)を、
酸化膜81の上にマスクとして形成し、SF6ガス等を
用いたドライエッチングにより酸化膜81、窒化膜72
を順次選択的に除去してGaAs基板71を露出させ、
その後フォトレジストも除去すると、開口部73を挟ん
でソース側積層絶縁膜87とドレイン側絶縁膜86が形
成される(図4(a))。
【0030】この後、ドレイン側絶縁膜86及び開口部
73の全てとソース側積層絶縁膜87の開口部73近傍
を覆い、他のソース側積層絶縁膜87表面は露出するよ
うな開口パターンを有するフォトレジスト83を形成す
る(図4(b))。
73の全てとソース側積層絶縁膜87の開口部73近傍
を覆い、他のソース側積層絶縁膜87表面は露出するよ
うな開口パターンを有するフォトレジスト83を形成す
る(図4(b))。
【0031】次に、バッファード弗酸を用いたウェット
エッチングによりソース側積層絶縁膜87の上層の酸化
膜81を選択的に除去する。その後、フォトレジスト8
3を除去することで、開口部73の両側に高さの異なっ
た窒化膜72から成るソース側絶縁膜84及び窒化膜7
2と酸化膜81から成るドレイン側絶縁膜86が得られ
る(図4(c))。
エッチングによりソース側積層絶縁膜87の上層の酸化
膜81を選択的に除去する。その後、フォトレジスト8
3を除去することで、開口部73の両側に高さの異なっ
た窒化膜72から成るソース側絶縁膜84及び窒化膜7
2と酸化膜81から成るドレイン側絶縁膜86が得られ
る(図4(c))。
【0032】後は、本発明の関連技術と同様にして、膜
厚50nmのショットキー金属層であるタングステンシ
リサイド、膜厚50nmのバリア金属層である窒化チタ
ン、膜厚200nmの低抵抗金属層である金を順次被着
して、開口部73内部を充填すると共に開口部73近傍
のソース側絶縁膜84とドレイン側絶縁膜86の上にも
延在する形にパターニングすると、T字型ゲート電極7
4が得られる(図4(d))。
厚50nmのショットキー金属層であるタングステンシ
リサイド、膜厚50nmのバリア金属層である窒化チタ
ン、膜厚200nmの低抵抗金属層である金を順次被着
して、開口部73内部を充填すると共に開口部73近傍
のソース側絶縁膜84とドレイン側絶縁膜86の上にも
延在する形にパターニングすると、T字型ゲート電極7
4が得られる(図4(d))。
【0033】この実施形態は、本発明の関連技術で得ら
れる効果に加えて、ゲート電極肢部79はそのGaAs
基板71との接触幅Lg(又はゲート長Lg)が開口部
73の幅で一義的に決定されるので、本発明の関連技術
のように、異方性ドライエッチングによる側壁酸化膜6
5の出来具合によりGaAs基板の露出幅Lgが左右さ
れることがなく、再現性の良いゲート長Lgが得られ
る、という効果も有する。
れる効果に加えて、ゲート電極肢部79はそのGaAs
基板71との接触幅Lg(又はゲート長Lg)が開口部
73の幅で一義的に決定されるので、本発明の関連技術
のように、異方性ドライエッチングによる側壁酸化膜6
5の出来具合によりGaAs基板の露出幅Lgが左右さ
れることがなく、再現性の良いゲート長Lgが得られ
る、という効果も有する。
【0034】
【発明の効果】以上述べたように、本発明の電界効果ト
ランジスタの製造方法によれば、T字型ゲート電極の庇
部の下地となるソース電極配設領域側の絶縁膜の高さを
低く、ドレイン電極配設領域側の絶縁膜の高さを高くす
ることにより、T字型ゲート電極の肢部を収容する開口
部のアスペクト比を実効的に小さくし、ゲート電極用の
金属膜を開口部へ完全に充填することができ、T字型ゲ
ート電極を再現性の良い、信頼性のあるものとすること
ができる。更に、T字型ゲート電極のドレイン電極配設
領域側の庇部とGaAs基板との間のゲート電極基板間
距離を、厚い絶縁膜の存在により大きく設定できるた
め、T字型ゲート電極とドレイン電極配設領域側の基板
との間の寄生容量を低く抑えることができる。
ランジスタの製造方法によれば、T字型ゲート電極の庇
部の下地となるソース電極配設領域側の絶縁膜の高さを
低く、ドレイン電極配設領域側の絶縁膜の高さを高くす
ることにより、T字型ゲート電極の肢部を収容する開口
部のアスペクト比を実効的に小さくし、ゲート電極用の
金属膜を開口部へ完全に充填することができ、T字型ゲ
ート電極を再現性の良い、信頼性のあるものとすること
ができる。更に、T字型ゲート電極のドレイン電極配設
領域側の庇部とGaAs基板との間のゲート電極基板間
距離を、厚い絶縁膜の存在により大きく設定できるた
め、T字型ゲート電極とドレイン電極配設領域側の基板
との間の寄生容量を低く抑えることができる。
【図1】本発明の関連技術により得られる電界効果トラ
ンジスタの平面図及び断面図である。
ンジスタの平面図及び断面図である。
【図2】図1のMOS型電界効果トランジスタが製造さ
れる過程を、工程順に示す断面図である。
れる過程を、工程順に示す断面図である。
【図3】本発明の実施形態により得られる電界効果トラ
ンジスタの平面図及び断面図である。
ンジスタの平面図及び断面図である。
【図4】図3のMOS型電界効果トランジスタが製造さ
れる過程を、工程順に示す断面図である。
れる過程を、工程順に示す断面図である。
【図5】第1の従来例の電界効果トランジスタが製造さ
れる過程を、工程順に示す断面図である。図4に続く製
造工程を示す断面図である。
れる過程を、工程順に示す断面図である。図4に続く製
造工程を示す断面図である。
【図6】第2の従来例の電界効果トランジスタが製造さ
れる過程を、工程順に示す断面図である。
れる過程を、工程順に示す断面図である。
1、21、51、71 GaAs基板 2、22、61、81 酸化膜 3、23、53、73 開口部 4、24、54、74 T字型ゲート電極 5 幅 6、26、56 ゲート電極庇部 7、57 ゲート電極・基板間距離 28 空隙 29、59、79 ゲート電極肢部 60 下地酸化膜 62 段部 63、83 フォトレジスト 64、84 ソース側絶縁膜 65 側壁酸化膜 66、86 ドレイン側絶縁膜 72 窒化膜 87 ソース側積層絶縁膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−104380(JP,A) 特開 平9−246285(JP,A) 特開 平9−64064(JP,A) 特開 平11−97454(JP,A) 特開 昭62−156877(JP,A) 特開 平4−6838(JP,A) 特開 平7−302804(JP,A) 特開 平2−231732(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/338 H01L 29/812 H01L 29/872
Claims (1)
- 【請求項1】 基板上の離間したソース電極配設領域及
びドレイン電極配設領域の間にあって、膜厚の異なるソ
ース側絶縁膜とドレイン側絶縁膜が一定の幅を有する開
口部を挟んで互いに離間して並行するように形成される
絶縁膜形成工程、前記開口部を含む前記基板全面に金属
膜を被着した後前記開口部を充填すると共に前記ソース
側絶縁膜及び前記ドレイン側絶縁膜の表面上にも延在す
るようにゲート電極を形成する工程から成る電界効果ト
ランジスタの製造方法において、前記絶縁膜形成工程
が、前記基板全面に第1の膜厚を有する第1絶縁膜及び
第2の膜厚を有する第2絶縁膜を順次成長させる工程、
前記第1絶縁膜及び前記第2絶縁膜を前記ソース電極配
設領域及び前記ドレイン電極配設領域の間に残す工程、
前記ソース電極配設領域及び前記ドレイン電極配設領域
の間の中央部分を含む所定の開口パターンをマスクとし
て前記基板の表面が露出するまで前記第2絶縁膜及び前
記第1絶縁膜を前記基板に対して垂直方向に順次異方性
エッチングして前記開口部を形成すると同時に、前記開
口部を挟むソース側積層絶縁膜と前記ドレイン側絶縁膜
を形成する工程、前記ソース側積層絶縁膜の上層の前記
第2絶縁膜を除去して前記ソース側絶縁膜とする工程か
ら成ることを特徴とする電界効果トランジスタの製造方
法。
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---|---|---|---|
JP19050698A JP3161418B2 (ja) | 1998-07-06 | 1998-07-06 | 電界効果トランジスタの製造方法 |
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JP19050698A JP3161418B2 (ja) | 1998-07-06 | 1998-07-06 | 電界効果トランジスタの製造方法 |
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JP2000021902A JP2000021902A (ja) | 2000-01-21 |
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JP2002118122A (ja) * | 2000-10-06 | 2002-04-19 | Nec Corp | ショットキゲート電界効果トランジスタ |
JP2005183686A (ja) | 2003-12-19 | 2005-07-07 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-07-06 JP JP19050698A patent/JP3161418B2/ja not_active Expired - Fee Related
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