JPH02207536A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02207536A JPH02207536A JP2836189A JP2836189A JPH02207536A JP H02207536 A JPH02207536 A JP H02207536A JP 2836189 A JP2836189 A JP 2836189A JP 2836189 A JP2836189 A JP 2836189A JP H02207536 A JPH02207536 A JP H02207536A
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- side wall
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- mos transistor
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- Pending
Links
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- 239000004020 conductor Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 abstract description 7
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- 229920005591 polysilicon Polymers 0.000 abstract description 7
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ＬＤＤ−ＭＯＳトランジスタに関し。
サイドウオールへの電子のトラップによる初期劣化を防
止可能とすることを目的とし、ゲート電極を挟んでソー
ス電極とドレイン電極を有し、かつゲート電極側壁にサ
イドウオールを備えたＭＯＳトランジスタにおいて、該
サイドウオールを導電材により構成し、この導電材サイ
ドウオールを少なくともドレイン電極と接続して構成す
る。
止可能とすることを目的とし、ゲート電極を挟んでソー
ス電極とドレイン電極を有し、かつゲート電極側壁にサ
イドウオールを備えたＭＯＳトランジスタにおいて、該
サイドウオールを導電材により構成し、この導電材サイ
ドウオールを少なくともドレイン電極と接続して構成す
る。
［産業上の利用分野］
この発明はＬＤＤ （Ｌｉａｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ ）構造のＭＯＳトランジスタに関するもので
ある９ＬＤＤ −ＭＯＳ）ランジスタは、ソース及びト
レインを高濃度の拡散層と低濃度の拡散層とで形成し、
内部電界を弱めることによりホットキャリヤによる障害
を抑制可能としている。そして、濃度分布を形成する過
程においてゲート電極の側部にはサイドウオールが形成
される。
ｒａｉｎ ）構造のＭＯＳトランジスタに関するもので
ある９ＬＤＤ −ＭＯＳ）ランジスタは、ソース及びト
レインを高濃度の拡散層と低濃度の拡散層とで形成し、
内部電界を弱めることによりホットキャリヤによる障害
を抑制可能としている。そして、濃度分布を形成する過
程においてゲート電極の側部にはサイドウオールが形成
される。
［従来の技術］
従来のＬＤＤ −ＭＯＳ）ランジスタの製造過程を第３
図に従って説明すると、第３図（ａ）に示すように基板
１上には素子形成のための開口部２を除いてフィールド
酸化Ｍ３が形成され、その上層には基板１全面に亘って
薄い５１０２ｇ４が形成される。そして、開口部２中夫
にはポリシリコンでゲート電極５がパターニングされ、
第３図（ｂ）に示すようにそのゲートｔｆｆｉ５両側の
開口部２上の５ｉ０２膜４を除去したのち低濃度のイオ
ン注入処理が行なわれ、低濃度Ｎ型層６が形成される。
図に従って説明すると、第３図（ａ）に示すように基板
１上には素子形成のための開口部２を除いてフィールド
酸化Ｍ３が形成され、その上層には基板１全面に亘って
薄い５１０２ｇ４が形成される。そして、開口部２中夫
にはポリシリコンでゲート電極５がパターニングされ、
第３図（ｂ）に示すようにそのゲートｔｆｆｉ５両側の
開口部２上の５ｉ０２膜４を除去したのち低濃度のイオ
ン注入処理が行なわれ、低濃度Ｎ型層６が形成される。
この後、第３図（ｃ）に示すように基板１全面にＣＶＤ
による５ｉ０２ＷＡ７が形成され、ゲート電極５両側に
おいてその５ｉ０２Ｊｌｉ７がリアクティブ・イオンエ
ツチングによる異方性エツチングで開口されると、ゲー
ト電ｆｉ５両側には断面四半円状のサイドウオール８が
形成される。そして、この状態で第３図（ｄ）に示すよ
うにゲート電極５両側の開口部２に高濃度のイオン注入
処理を施すことにより低濃度Ｎ型層６の上部に高濃度Ｎ
型層９が形成される。
による５ｉ０２ＷＡ７が形成され、ゲート電極５両側に
おいてその５ｉ０２Ｊｌｉ７がリアクティブ・イオンエ
ツチングによる異方性エツチングで開口されると、ゲー
ト電ｆｉ５両側には断面四半円状のサイドウオール８が
形成される。そして、この状態で第３図（ｄ）に示すよ
うにゲート電極５両側の開口部２に高濃度のイオン注入
処理を施すことにより低濃度Ｎ型層６の上部に高濃度Ｎ
型層９が形成される。
次いで、第３図（ｅ）に示すように基板１全面にＰＳＧ
ＳｉＯ１形成し、第３図（ｆ）に示すように高濃度Ｎ型
層９の上部を開口する。そして。
ＳｉＯ１形成し、第３図（ｆ）に示すように高濃度Ｎ型
層９の上部を開口する。そして。
その開口部に第３図（ｇ）に示すようにアルミ配線をパ
ターニングしてドレイン電極ｌｌ及びソース電極１２を
形成することによりＬＤＤ −ＭＯＳトランジスタが形
成される。
ターニングしてドレイン電極ｌｌ及びソース電極１２を
形成することによりＬＤＤ −ＭＯＳトランジスタが形
成される。
従って、上記のような工程で形成されたＬＤＤ・ＭＯＳ
）ランジスタではサイドウオール８の側部はＰＳＧｌｌ
ｉｌＯで絶縁され、下部はＮ型ソース層に接した構造と
なる。
）ランジスタではサイドウオール８の側部はＰＳＧｌｌ
ｉｌＯで絶縁され、下部はＮ型ソース層に接した構造と
なる。
［発明が解決しようとする課題］
ところが、上記のような構造ではスクリーニング工程で
トレイン・ソース電極１１．１２間に高電圧を印加する
と、サイドウオール８に電子が注入される。そして、そ
の注入された電子によりトランジスタのしきい値電圧が
変動する、相互コンダクタンスｇｍが低下する等の初期
劣化が生じる問題点がある。
トレイン・ソース電極１１．１２間に高電圧を印加する
と、サイドウオール８に電子が注入される。そして、そ
の注入された電子によりトランジスタのしきい値電圧が
変動する、相互コンダクタンスｇｍが低下する等の初期
劣化が生じる問題点がある。
この発明の目的は、サイドウオールへの電子のトラップ
による初期劣化を防止可能とするＬＤＤ・ＭＯＳトラン
ジスタを提供するにある。
による初期劣化を防止可能とするＬＤＤ・ＭＯＳトラン
ジスタを提供するにある。
［課題を解決するための手段］
第１図はこの発明の原理説明図である。すなわち、ゲー
ト電極５を挟んでソース電＠１２とドレイン電極１１を
有し、かつゲート＠ ＆ ５１ＦＩ壁にサイドウオール
１５を備えたＭＯＳトランジスタにおいて、該サイドウ
オール１５が導電材により構成され、この導電材サイド
ウオール１５は少なくともドレイン電極１１と接続され
ている。
ト電極５を挟んでソース電＠１２とドレイン電極１１を
有し、かつゲート＠ ＆ ５１ＦＩ壁にサイドウオール
１５を備えたＭＯＳトランジスタにおいて、該サイドウ
オール１５が導電材により構成され、この導電材サイド
ウオール１５は少なくともドレイン電極１１と接続され
ている。
［作用］
サイドウオール１５に注入された電子は、ドレインｔｉ
ｌｌあるいはソース電極１２に放出される。
ｌｌあるいはソース電極１２に放出される。
［実施例］
以下、この発明を具体化したＬＤＤ −ＭＯＳ トラン
ジスタの一実施例を第２図に従って説明する。
ジスタの一実施例を第２図に従って説明する。
なお、前記実線例と同−構成部分は同一番号を付して詳
細な説明を省略する。
細な説明を省略する。
この実施例のＬＤＤ −ＭＯＳ トランジスタは第２図
（ｈ）に示すように導電材料よりなるサイドウオール１
５とＮ型層６．９との間に薄いＳｉＯ２膜１３が介在さ
れ、同サイドウオール１５がドレイン電極１１及びソー
ス電極１２とに接続されている点で前記従来のＬＤＤ−
ＭＯＳトランジスタと異なっている。
（ｈ）に示すように導電材料よりなるサイドウオール１
５とＮ型層６．９との間に薄いＳｉＯ２膜１３が介在さ
れ、同サイドウオール１５がドレイン電極１１及びソー
ス電極１２とに接続されている点で前記従来のＬＤＤ−
ＭＯＳトランジスタと異なっている。
その製造工程を順次説明すると、まず第２図（ａ＞、（
ｂ）に示すように前記従来例と同様にして基板１上には
開口部２を除いてフィールド酸化ＷＡ３を形成し、その
上層には基板１全面に亘って薄いＳｉ ０２ ［！４を
形成し、次いで開口部２中夫にはポリシリコンでゲート
電極５をパターニングし、そのゲート電極５両側の開口
部２上のＳ０２１１！４を除去しなのち低濃度のイオン
注入処理を行なって、低濃度Ｎ型層６を形成する０、こ
の５１０２１ｇ１４の厚さとしてはホットキャリヤの蓄
積が問題とならない薄さで、しかも良好な絶縁を得られ
る程度の厚さ、例えば２００〜５００オングストローム
とする。
ｂ）に示すように前記従来例と同様にして基板１上には
開口部２を除いてフィールド酸化ＷＡ３を形成し、その
上層には基板１全面に亘って薄いＳｉ ０２ ［！４を
形成し、次いで開口部２中夫にはポリシリコンでゲート
電極５をパターニングし、そのゲート電極５両側の開口
部２上のＳ０２１１！４を除去しなのち低濃度のイオン
注入処理を行なって、低濃度Ｎ型層６を形成する０、こ
の５１０２１ｇ１４の厚さとしてはホットキャリヤの蓄
積が問題とならない薄さで、しかも良好な絶縁を得られ
る程度の厚さ、例えば２００〜５００オングストローム
とする。
この後、第２図（ｃ）に示すように基板１全面にＣＶＤ
による薄い５ｉ０２膜１３を絶縁膜として形成し、さら
に第２図（ｄ）に示すようにその上層にポリシリコン膜
゛１４を形成する。そして、第２図（ｅ）に示すように
ゲート電極５両側においてその５ｉ０２ＷＡ１３及びポ
リシリコン膜１４を異方性エツチングで開口すると、ゲ
ート電極５両側にサイドウオール１５が形成される。そ
して、この状態でゲート電極５両側の開口部２に高濃度
のイオン注入処理を施すことにより低濃度Ｎ型層６の上
部に高濃度Ｎ型層９を形成する。
による薄い５ｉ０２膜１３を絶縁膜として形成し、さら
に第２図（ｄ）に示すようにその上層にポリシリコン膜
゛１４を形成する。そして、第２図（ｅ）に示すように
ゲート電極５両側においてその５ｉ０２ＷＡ１３及びポ
リシリコン膜１４を異方性エツチングで開口すると、ゲ
ート電極５両側にサイドウオール１５が形成される。そ
して、この状態でゲート電極５両側の開口部２に高濃度
のイオン注入処理を施すことにより低濃度Ｎ型層６の上
部に高濃度Ｎ型層９を形成する。
次いで、第３図（ｆ）に示すように基板１全面にＰＳＧ
膜１０を形成し、第３図（ｇ）に示すように高濃度Ｎ型
層９の上部を前記サイドウオール１５が露出するように
開口する。そして、その開口部に第３図（ｈ）に示すよ
うにアルミ配線をバターニングしてトレイン電［！１１
及びソースｔＳ１２を形成することによりＬＤＤ −Ｍ
ＯＳ）ランジスタを形成する。
膜１０を形成し、第３図（ｇ）に示すように高濃度Ｎ型
層９の上部を前記サイドウオール１５が露出するように
開口する。そして、その開口部に第３図（ｈ）に示すよ
うにアルミ配線をバターニングしてトレイン電［！１１
及びソースｔＳ１２を形成することによりＬＤＤ −Ｍ
ＯＳ）ランジスタを形成する。
さて、上記のような工程で形成されたＬＤＤ・ＭＯＳト
ランジスタではサイドウオール１５がポリシリコンで形
成され、その下縁とＮ型層６．９との間には５ｉ０２膜
１３が介在されるとともに、側部はドレイン電極１１あ
るいはソース電極１２に接続される。
ランジスタではサイドウオール１５がポリシリコンで形
成され、その下縁とＮ型層６．９との間には５ｉ０２膜
１３が介在されるとともに、側部はドレイン電極１１あ
るいはソース電極１２に接続される。
従って、ドレイン・ソース電極１１．１２間に高電圧が
印加されても５ｉ０２ＷＡ１３の絶縁作用によりサイド
ウオール１５には電子がトラップされにくく、また電子
がトラップされても同サイドウオール１５は導電性を有
するポリシリコンで形成されているのでその電子は速や
かにドレイン電極１１に流れる。このため、サイドウオ
ール１５への電子のトラップを未然に防止することがで
きる。この作用と効果はドレイン側の導電体サイドウオ
ールがドレイン電極に接続されることで実現され、ソー
ス電極側での導電体サイドウオールは本来不要であるが
、先のプロセスがらしてドレイン側と同じくソース側で
も電極へ接続しておくのが簡便である。
印加されても５ｉ０２ＷＡ１３の絶縁作用によりサイド
ウオール１５には電子がトラップされにくく、また電子
がトラップされても同サイドウオール１５は導電性を有
するポリシリコンで形成されているのでその電子は速や
かにドレイン電極１１に流れる。このため、サイドウオ
ール１５への電子のトラップを未然に防止することがで
きる。この作用と効果はドレイン側の導電体サイドウオ
ールがドレイン電極に接続されることで実現され、ソー
ス電極側での導電体サイドウオールは本来不要であるが
、先のプロセスがらしてドレイン側と同じくソース側で
も電極へ接続しておくのが簡便である。
［発明の効果］
以上詳述したように、この発明はサイドウオールへの電
子のトラップによる初期劣化を防止可能とするＬＤＤ−
ＭＯＳトランジスタを提供することができる優れた効果
を発揮する。
子のトラップによる初期劣化を防止可能とするＬＤＤ−
ＭＯＳトランジスタを提供することができる優れた効果
を発揮する。
第１図はこの発明の原理説明図、第２図はこの発明を具
体化したしＤＤ−ＭＯＳトランジスタの製造工程図、第
３図は従来のＬＤＤ −ＭＯＳ）ランジスタの製造工程
図である。 図中、５はゲート電極、１１はドレイン電極、１２はソ
ース電極、１３は絶縁膜、１５はサイド第１図 ｔＳ発明の詳細説明 （ａ） 第 図 （ｂ） （Ｃ） （ｄ） （Ｃ） （ｄ） ソ （ｅ） （ｅ） （ｆ） （Ｃ１）
体化したしＤＤ−ＭＯＳトランジスタの製造工程図、第
３図は従来のＬＤＤ −ＭＯＳ）ランジスタの製造工程
図である。 図中、５はゲート電極、１１はドレイン電極、１２はソ
ース電極、１３は絶縁膜、１５はサイド第１図 ｔＳ発明の詳細説明 （ａ） 第 図 （ｂ） （Ｃ） （ｄ） （Ｃ） （ｄ） ソ （ｅ） （ｅ） （ｆ） （Ｃ１）
Claims (1)
- 【特許請求の範囲】 １、ゲート電極（５）を挟んでソース電極（１２）とド
レイン電極（１１）を有し、かつゲート電極（５）側壁
にサイドウォール（１５）を備えたＭＯＳトランジスタ
において、 該サイドウォール（１５）を導電材により構成し、この
導電材サイドウォール（１５）を少なくともドレイン電
極（１１）と接続してなることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2836189A JPH02207536A (ja) | 1989-02-07 | 1989-02-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2836189A JPH02207536A (ja) | 1989-02-07 | 1989-02-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02207536A true JPH02207536A (ja) | 1990-08-17 |
Family
ID=12246482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2836189A Pending JPH02207536A (ja) | 1989-02-07 | 1989-02-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02207536A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010045395A (ko) * | 1999-11-04 | 2001-06-05 | 박종섭 | 스페이서를 전극으로 이용한 반도체 소자의 제조 방법 |
| JP2007158148A (ja) * | 2005-12-07 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1989
- 1989-02-07 JP JP2836189A patent/JPH02207536A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010045395A (ko) * | 1999-11-04 | 2001-06-05 | 박종섭 | 스페이서를 전극으로 이용한 반도체 소자의 제조 방법 |
| JP2007158148A (ja) * | 2005-12-07 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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