JP3264724B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3264724B2 JP3264724B2 JP08453993A JP8453993A JP3264724B2 JP 3264724 B2 JP3264724 B2 JP 3264724B2 JP 08453993 A JP08453993 A JP 08453993A JP 8453993 A JP8453993 A JP 8453993A JP 3264724 B2 JP3264724 B2 JP 3264724B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関する
もので、特に、スケールダウン化した集積回路に適用で
きる薄膜トランジスタ装置に関するものである。
もので、特に、スケールダウン化した集積回路に適用で
きる薄膜トランジスタ装置に関するものである。
【０００２】
【従来の技術】図３は下部電極をゲート電極とした従来
の薄膜トランジスタ装置を示す構成図である。図におい
て、１は半導体基板、２はこの半導体基板１の表面にＣ
ＶＤ工程等によって蒸着した絶縁膜、３はポリシリコン
等で形成したゲート電極の役割を持つ下部電極で、この
下部電極３の上に、熱酸化膜等によるゲート絶縁膜４を
介してポリシリコン等で上部電極が形成される。すなわ
ち、上部電極として、マスク等により電荷転送チャネル
領域５が形成されると共に、ソース及びドレイン領域６
が形成される。
の薄膜トランジスタ装置を示す構成図である。図におい
て、１は半導体基板、２はこの半導体基板１の表面にＣ
ＶＤ工程等によって蒸着した絶縁膜、３はポリシリコン
等で形成したゲート電極の役割を持つ下部電極で、この
下部電極３の上に、熱酸化膜等によるゲート絶縁膜４を
介してポリシリコン等で上部電極が形成される。すなわ
ち、上部電極として、マスク等により電荷転送チャネル
領域５が形成されると共に、ソース及びドレイン領域６
が形成される。
【０００３】次に、図３に示す薄膜トランジスタ構造の
動作原理について説明する。ソース及びドレイン領域６
の片方にドレイン電圧ＶD を印加し、他方のソース及び
ドレイン領域６を接地した状態に保つ。ここで、ゲート
電極３にしきい値電圧以上のゲート電圧ＶG を印加する
と、少数キャリアが電荷転送チャネル領域５内を流れ、
スイッチング機能を有する薄膜トランジスタとなる。
動作原理について説明する。ソース及びドレイン領域６
の片方にドレイン電圧ＶD を印加し、他方のソース及び
ドレイン領域６を接地した状態に保つ。ここで、ゲート
電極３にしきい値電圧以上のゲート電圧ＶG を印加する
と、少数キャリアが電荷転送チャネル領域５内を流れ、
スイッチング機能を有する薄膜トランジスタとなる。
【０００４】
【発明が解決しようとする課題】ところで、薄膜トラン
ジスタ装置のスケールダウン化を進める際、短チャネル
化が要求されるが、従来の薄膜トランジスタ装置は図３
に示すような平面的な構造になっているため、スケール
ダウン化が進む集積回路において、短チャネル化による
トランジスタ特性の低下や信頼性の劣化が大きな問題で
あった。
ジスタ装置のスケールダウン化を進める際、短チャネル
化が要求されるが、従来の薄膜トランジスタ装置は図３
に示すような平面的な構造になっているため、スケール
ダウン化が進む集積回路において、短チャネル化による
トランジスタ特性の低下や信頼性の劣化が大きな問題で
あった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、スケールダウン化する超集積回
路に採用してもトランジスタ特性や信頼性を低下させ
ず、薄膜トランジスタサイズを縮少することができる半
導体装置を得ることを目的とする。
ためになされたもので、スケールダウン化する超集積回
路に採用してもトランジスタ特性や信頼性を低下させ
ず、薄膜トランジスタサイズを縮少することができる半
導体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、基板上に形成する上部電極としてゲート電極を形
成すると共に、下部電極部にソース及びドレイン領域を
形成するようにした半導体装置において、上記基板表面
に凹溝を形成し、その凹溝内部の側壁に絶縁膜を介して
凹溝の深さに応じた電荷転送チャネル長を有する電荷転
送チャネル領域を形成すると共に、その電荷転送チャネ
ル領域上にゲート絶縁膜を介して凹溝内部と基板表面上
に上記ゲート電極を形成したことを特徴とするものであ
る。
置は、基板上に形成する上部電極としてゲート電極を形
成すると共に、下部電極部にソース及びドレイン領域を
形成するようにした半導体装置において、上記基板表面
に凹溝を形成し、その凹溝内部の側壁に絶縁膜を介して
凹溝の深さに応じた電荷転送チャネル長を有する電荷転
送チャネル領域を形成すると共に、その電荷転送チャネ
ル領域上にゲート絶縁膜を介して凹溝内部と基板表面上
に上記ゲート電極を形成したことを特徴とするものであ
る。
【０００７】
【０００８】
【作用】この発明に係る半導体装置においては、基板表
面に形成した凹溝内部の側壁に絶縁膜を介して凹溝の深
さに応じた電荷転送チャネル長を有する電荷転送チャネ
ル領域を形成すると共に、その電荷転送チャネル領域上
にゲート絶縁膜を介して凹溝内部と基板表面上にゲート
電極を形成して、電荷転送チャネルを凹状構造にするこ
とにより、薄膜トランジスタサイズを縮少しても、電荷
転送チャネルを短チャネル化させないため、トランジス
タ特性や信頼性の劣化を低減させることが可能になる。
面に形成した凹溝内部の側壁に絶縁膜を介して凹溝の深
さに応じた電荷転送チャネル長を有する電荷転送チャネ
ル領域を形成すると共に、その電荷転送チャネル領域上
にゲート絶縁膜を介して凹溝内部と基板表面上にゲート
電極を形成して、電荷転送チャネルを凹状構造にするこ
とにより、薄膜トランジスタサイズを縮少しても、電荷
転送チャネルを短チャネル化させないため、トランジス
タ特性や信頼性の劣化を低減させることが可能になる。
【０００９】
【００１０】
実施例１．以下、この発明の請求項１に対応する実施例
１を図について説明する。図１は実施例１に係る電極断
面構造が凹状の薄膜トランジスタ装置を示す構成図であ
る。図１において、図３と同一部分は同一符号を示し、
１は半導体基板、２はこの半導体基板１の表面にＣＶＤ
工程等によって蒸着した絶縁膜である。また、新たな構
成要素としての、７は半導体基板１表面に異方性エッチ
ング等により形成した凹溝である。
１を図について説明する。図１は実施例１に係る電極断
面構造が凹状の薄膜トランジスタ装置を示す構成図であ
る。図１において、図３と同一部分は同一符号を示し、
１は半導体基板、２はこの半導体基板１の表面にＣＶＤ
工程等によって蒸着した絶縁膜である。また、新たな構
成要素としての、７は半導体基板１表面に異方性エッチ
ング等により形成した凹溝である。
【００１１】上記凹溝７が設けられた半導体基板１の表
面には、ＣＶＤ工程等により上記絶縁膜２を形成した
後、ポリシリコン等により溝の内部と基板表面に下部電
極部を形成し、溝内側壁の下部電極部にイオン注入等に
より電荷転送チャネル領域５ａを形成する。そして、ゲ
ート絶縁膜４を介して溝内部と表面上に上部電極として
のゲート電極３ａを形成する。さらに、その後、上記基
板表面上の下部電極部にイオン注入等により下部電極と
してのソース及びドレイン領域６ａを形成することによ
り、凹状の薄膜トランジスタ装置を造ることができる。
面には、ＣＶＤ工程等により上記絶縁膜２を形成した
後、ポリシリコン等により溝の内部と基板表面に下部電
極部を形成し、溝内側壁の下部電極部にイオン注入等に
より電荷転送チャネル領域５ａを形成する。そして、ゲ
ート絶縁膜４を介して溝内部と表面上に上部電極として
のゲート電極３ａを形成する。さらに、その後、上記基
板表面上の下部電極部にイオン注入等により下部電極と
してのソース及びドレイン領域６ａを形成することによ
り、凹状の薄膜トランジスタ装置を造ることができる。
【００１２】従って、上述した如く、実施例１によれ
ば、凹溝７内部に電荷転送チャネル領域５ａを設けた薄
膜トランジスタ構造とすることにより、凹溝７の深さに
応じた値だけ電荷転送チャネル長が確保されるため、電
荷転送チャネル長を短くすることなしに薄膜トランジス
タサイズを縮少することができることになり、このた
め、薄膜トランジスタ特性や信頼性を低下させずにスケ
ールダウン化が可能になり、高集積化に極めて有効なも
のとなる。
ば、凹溝７内部に電荷転送チャネル領域５ａを設けた薄
膜トランジスタ構造とすることにより、凹溝７の深さに
応じた値だけ電荷転送チャネル長が確保されるため、電
荷転送チャネル長を短くすることなしに薄膜トランジス
タサイズを縮少することができることになり、このた
め、薄膜トランジスタ特性や信頼性を低下させずにスケ
ールダウン化が可能になり、高集積化に極めて有効なも
のとなる。
【００１３】しかも、上部電極をゲート電極３ａとした
ために、セルフアラインにより、ソース及びドレイン領
域６ａを形成することが可能になる。さらに、下部電極
を形成する際、ポリシリコンのグレインは縦方向に成長
する特徴があるため、上述したごとく、電荷転送チャネ
ル領域５ａを凹状に形成することにより、グレインによ
る電荷転送の悪影響も低減することができる。
ために、セルフアラインにより、ソース及びドレイン領
域６ａを形成することが可能になる。さらに、下部電極
を形成する際、ポリシリコンのグレインは縦方向に成長
する特徴があるため、上述したごとく、電荷転送チャネ
ル領域５ａを凹状に形成することにより、グレインによ
る電荷転送の悪影響も低減することができる。
【００１４】実施例２．次に、この発明の請求項２に対
応する実施例２を図について説明する。図２は実施例２
に係る電極断面構造が凸状の薄膜トランジスタ装置を示
す構成図である。図２において、図３と同一部分は同一
符号を示し、１は半導体基板、２はこの半導体基板１の
表面にＣＶＤ工程等によって蒸着した絶縁膜である。
応する実施例２を図について説明する。図２は実施例２
に係る電極断面構造が凸状の薄膜トランジスタ装置を示
す構成図である。図２において、図３と同一部分は同一
符号を示し、１は半導体基板、２はこの半導体基板１の
表面にＣＶＤ工程等によって蒸着した絶縁膜である。
【００１５】また、新たな構成要素としての、３ａは半
導体基板１表面を覆った上記絶縁膜２の上に縦長に形成
された下部電極としてのゲート電極３ｂで、このゲート
電極３ｂは、上記絶縁膜２の上にさらに図示しない厚い
絶縁膜を形成し、電極に相当する箇所に穴を開け、ここ
に電極部を形成した後、図示しない厚い絶縁膜を除去す
ることにより、形成することが可能である。
導体基板１表面を覆った上記絶縁膜２の上に縦長に形成
された下部電極としてのゲート電極３ｂで、このゲート
電極３ｂは、上記絶縁膜２の上にさらに図示しない厚い
絶縁膜を形成し、電極に相当する箇所に穴を開け、ここ
に電極部を形成した後、図示しない厚い絶縁膜を除去す
ることにより、形成することが可能である。
【００１６】さらに、上記絶縁膜２及び上記ゲート電極
３ｂの表面上に、ゲート絶縁膜４を介してポリシリコン
等により上部電極を形成し、イオン注入等により上部電
極としての電荷転送チャネル領域５ｂ、ソース及びドレ
イン領域６ｂを形成することにより、凸状の薄膜トラン
ジスタ装置を造ることができる。
３ｂの表面上に、ゲート絶縁膜４を介してポリシリコン
等により上部電極を形成し、イオン注入等により上部電
極としての電荷転送チャネル領域５ｂ、ソース及びドレ
イン領域６ｂを形成することにより、凸状の薄膜トラン
ジスタ装置を造ることができる。
【００１７】従って、上述した如く、実施例２によれ
ば、半導体基板１表面を覆った上記絶縁膜２の上に縦長
に形成された下部電極としてのゲート電極３ｂを覆うよ
うに電荷転送チャネル領域５ｂを凸状に形成して凸状の
薄膜トランジスタ構造とすることにより、凸状部の長さ
に応じた値だけ電荷転送チャネル長が確保されるため、
電荷転送チャネル長を短くすることなしに薄膜トランジ
スタサイズを縮少することができることになり、このた
め、薄膜トランジスタ特性や信頼性を低下させずにスケ
ールダウン化が可能になり、高集積化に極めて有効なも
のとなる。
ば、半導体基板１表面を覆った上記絶縁膜２の上に縦長
に形成された下部電極としてのゲート電極３ｂを覆うよ
うに電荷転送チャネル領域５ｂを凸状に形成して凸状の
薄膜トランジスタ構造とすることにより、凸状部の長さ
に応じた値だけ電荷転送チャネル長が確保されるため、
電荷転送チャネル長を短くすることなしに薄膜トランジ
スタサイズを縮少することができることになり、このた
め、薄膜トランジスタ特性や信頼性を低下させずにスケ
ールダウン化が可能になり、高集積化に極めて有効なも
のとなる。
【００１８】また、上部電極を形成する際、ポリシリコ
ンのグレインは縦方向に成長する特徴があるため、上述
したごとく、電荷転送チャネル領域５ａを凸状に形成す
ることにより、グレインによる電荷転送の悪影響も低減
することができる。
ンのグレインは縦方向に成長する特徴があるため、上述
したごとく、電荷転送チャネル領域５ａを凸状に形成す
ることにより、グレインによる電荷転送の悪影響も低減
することができる。
【００１９】
【発明の効果】以上のように、この発明によれば、基板
表面に形成した凹溝内部の側壁に絶縁膜を介して凹溝の
深さに応じた電荷転送チャネル長を有する電荷転送チャ
ネル領域を形成すると共に、その電荷転送チャネル領域
上にゲート絶縁膜を介して凹溝内部と基板表面上にゲー
ト電極を形成して、電荷転送チャネルを凹状構造にする
ことにより、薄膜トランジスタサイズを縮少しても、電
荷転送チャネルを短チャネル化させないため、トランジ
スタ特性や信頼性の低下を避けることができ、高集積回
路の実現に極めて有効である。また、電荷転送チャネル
を凹状にすることにより、グレインによる電荷転送の悪
影響を低減する効果も得られる。
表面に形成した凹溝内部の側壁に絶縁膜を介して凹溝の
深さに応じた電荷転送チャネル長を有する電荷転送チャ
ネル領域を形成すると共に、その電荷転送チャネル領域
上にゲート絶縁膜を介して凹溝内部と基板表面上にゲー
ト電極を形成して、電荷転送チャネルを凹状構造にする
ことにより、薄膜トランジスタサイズを縮少しても、電
荷転送チャネルを短チャネル化させないため、トランジ
スタ特性や信頼性の低下を避けることができ、高集積回
路の実現に極めて有効である。また、電荷転送チャネル
を凹状にすることにより、グレインによる電荷転送の悪
影響を低減する効果も得られる。
【００２０】
【図１】この発明の実施例１に係る凹状薄膜トランジス
タ構造の一実施例を示す断面図である。
タ構造の一実施例を示す断面図である。
【図２】この発明の実施例２に係る凸状薄膜トランジス
タ構造の一実施例を示す断面図である。
タ構造の一実施例を示す断面図である。
【図３】従来の薄膜トランジスタ構造を示す断面図であ
る。
る。
３ａ ゲート電極（上部電極） ５ａ 電荷転送チャネル領域 ６ａ ソース及びドレイン領域（下部電極） ７ 凹溝 ３ｂ ゲート電極（下部電極） ５ｂ 電荷転送チャネル領域 ６ｂ ソース及びドレイン領域（上部電極）
Claims (1)
- 【請求項１】 基板上に形成する上部電極としてゲート
電極を形成すると共に、下部電極部にソース及びドレイ
ン領域を形成するようにした半導体装置において、上記
基板表面に凹溝を形成し、その凹溝内部の側壁に絶縁膜
を介して凹溝の深さに応じた電荷転送チャネル長を有す
る電荷転送チャネル領域を形成すると共に、その電荷転
送チャネル領域上にゲート絶縁膜を介して凹溝内部と基
板表面上に上記ゲート電極を形成したことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08453993A JP3264724B2 (ja) | 1993-04-12 | 1993-04-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08453993A JP3264724B2 (ja) | 1993-04-12 | 1993-04-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06302825A JPH06302825A (ja) | 1994-10-28 |
| JP3264724B2 true JP3264724B2 (ja) | 2002-03-11 |
Family
ID=13833459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08453993A Expired - Fee Related JP3264724B2 (ja) | 1993-04-12 | 1993-04-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3264724B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945707A (en) * | 1998-04-07 | 1999-08-31 | International Business Machines Corporation | DRAM cell with grooved transfer device |
| US8709920B2 (en) * | 2011-02-24 | 2014-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8916868B2 (en) | 2011-04-22 | 2014-12-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US8809854B2 (en) | 2011-04-22 | 2014-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8847233B2 (en) * | 2011-05-12 | 2014-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a trenched insulating layer coated with an oxide semiconductor film |
| US10985278B2 (en) * | 2015-07-21 | 2021-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
-
1993
- 1993-04-12 JP JP08453993A patent/JP3264724B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06302825A (ja) | 1994-10-28 |
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