KR100197987B1 - 반전층 드레인 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 상기 부 게이트(14)에 바이어스를 인가하면, 반전층 드레인 트랜지스터의 제조방법에 관한 것으로, 본 발명은 반도체기판에 트렌치를 형성하고, 상기 트렌치 내부 일정깊이까지 주 게이트를 형성하고, 상기 주게이트 상부에 산화막을 형성하고, 상기 트렌치 내부 산화막의 상부에서 트렌치의 일정깊이까지 부 게이트를 형성하고, 상기 부 게이트에 바이어스를 인가하면, 상기 트렌치 측면에 반도체기판에 수직한 막대 모양으로 반전층을 형성하므로써, 반도체소자를 고집적화하며, 반도체소자의 특성을 향상한다.
Description
제1도는 종래의 실시예에 의하여 형성된 반전층 드레인 트랜지스터의 단면도.
제2a도 내지 제2f도는 본 발명의 실시예에 따른 반전층 드레인 트랜지스터의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 제1 산화막
3 : 소오스/드레인 4 : 제1 감광막패턴
5 : 트렌치 6 : 게이트산화막
7 : 제1 폴리실리콘층 8 : 제2 감광막패턴
9 : 주 게이트 10 : 스페이서
11 : 제2 산화막 12 : 제2 폴리실리콘층
13 : 제3 감광막패턴 14 : 부 게이트
15 : 반전층
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반전층 드레인 트랜지스터(Inversion Layer Drain Transistor)를 제조하는 방법에 관한 것이다.
고집적 반도체소자에서는 소자의 미세화에 따른 소자의 특성저하를 막기 위하여 극도록 얕은 접합구조의 소오스/드레인이 필수적이다. 이는, 소오스/드레인영역으로부터 채널쪽으로 공간전하영역이 확장되어 숏 채널 효과를 야기시키고, 이것이 소자특성의 저하를 가져오기 때문이다.
이를 해결하기 위하여, 얕은 접합 구조를 갖는 소자의 개발과, 채널길이를 증가시키는 구조를 갖는 소자개발을 중심으로 많은 연구가 진행되고 있다.
그 중 부 게이트(sub gate)를 이용하여 극도로 얇은 접합을 실현한 반전층 드레인 트랜지스터가 최근에 제안되었고, 상기 반전층 드레인 트랜지스터는 0.1㎛ 이하의 채널길이를 갖는 소자에서도 쇼트 채널 효과(short channel effect)를 상당히 감소시킨다.
제1도는 종래기술에 의하여 제조된 반전층 드레인 트랜지스터의 단면도이다.
제1도를 참조하면, 종래기술에 의하여 제조된 반전층 드레인 트랜지스터는 P형의 반도체기판(1)의 상부에 게이트산화막(6)을 형성한다. 그 다음, 상기 구조의 전 표면에 제1 폴리실리콘층을 형성하고, 상기 제1 폴리실리콘층의 상부에 제1 산화막(2)을 형성한다.
그 다음, 주 게이트(main gate)를 형성하기 위한 식각마스크를 사용하여 상기 제1 산화막과 제1 폴리실리콘층을 차례로 식각하므로써, 상기 게이트산화막(6)의 상부에 주 게이트(9)를 형성한다.
그 다음, 상기 구조의 전 표면에 제2 산화막(11)을 형성하고 식각하여 제2 산화막(11)패턴을 형성한다.
그 다음, 상기 구조의 전 표면에 제2 폴리실리콘층(12)을 형성하고, 전면식각하여 상기 제2 산화막(11)패턴의 측벽에 스페이서 모양의 부 게이트(14)를 형성한다.
상기 제2 산하막(11)패턴은 주게이트(9)와 부 게이트(14)를 전기적으로 절연시키는 구조를 형성한다.
그 다음, 상기 부 게이트(14)에 양의 바이어스(bias)를 인가하면 상기 부 게이트(14) 하부의 반도체기판(1)의 상단에 반전층(15)이 형성된다.
그 다음, 상기 주 게이트(9), 제2 산화막(11)패턴 및 부 게이트(14)를 마스크로 반도체기판(1)에 불순물을 주입하므로써, 소오스/드레인(3)을 형성한다.
이때, 상기 반전층(15)이 실제적인 소오스/드레인으로 작용하게 되므로써, 얕은 접합 구조를 형성하게 된다.
또, 상기 반전층(15)은 반도체 기판(1)의 상단 표면에 형성되기 때문에 상기에서 언급한 바와 같이 공간전하영역의 확장으로 인한 채널영역의 전하분배를 줄일 수 있다.
따라서, 채널길이 감소에 따른 문턱전압이 감소되는 등의 숏 채널 효과를 현저히 감소할 수 있다.
그러나, 상기와 같은 종래의 반전층 드레인 트랜지스터는 부 게이트가 반도체기판에 차지하는 면적으로 인하여 채널길이를 감소한다 하더라도 실제적인 칩 면적을 최소화하는 데는 한계가 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여, 본 발명은 반도체기판에 트렌치를 형성하고, 상기 트렌치 내부 일정깊이까지 주 게이트를 형성하고, 상기 주 게이트 상부에 산화막을 형성하고, 상기 트렌치 내부 산화막의 상부에서 트렌치의 일정깊이까지 부 게이트를 형성하여 상기 트렌치 측면의 반도체기판에 수직한 막대 모양으로 반전층을 형성하므로써, 칩 면적을 최소화할 수 있으며, 소자의 특성을 향상할 수 있는 반전층 드레인 트랜지스터를 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반전층 드레인 트랜지스터의 제조방법은 제1 도전형 반도체기판의 상부에 제1 산화막을 형성하는 단계와, 상기 제1 산화막 하부의 반도체기판에 불순물을 주입하여 제2 도전형의 소오스/드레인을 형성하는 단계와, 상기 구조의 전표면에 게이트영역을 노출하는 제1 산화막패턴을 형성하고, 계속하여 반도체기판을 일정깊이 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 부위의 반도체기판을 열산화하여 게이트산화막을 형성하는 단계와, 상기 구조의 전 표면에 제1 폴리실리콘층을 형성하는 단계와, 상기 제1 폴리실리콘층의 상부에 제2 감광막을 도포하여 전체 구조를 평탄화하는 단계와, 상기 제2 감광막과 폴리실리콘층을 에치백하여 상기 트렌치 내부에 주 게이트전극을 형성하는 단계와, 상기 트렌치의 측벽에 질화막스페이서를 형성하는 단계와, 상기 질화막스페이서를 마스크로 상기 주 게이트전극의 상부를 열산화하여 트렌치 내부에 제2 산화막을 형성하는 단계와, 상기 질화막스페이서를 제거하고, 계속하여 상기 질화막스페이서의 측면에 형성되었던 게이트산화막을 제거하는 단계와, 상기 게이트산화막이 제거된 부분에 다시 게이트산화막을 형성하는 단계와, 상기 구조의 전 표면에 제2 폴리실리콘층을 형성하는 단계와, 상기 제2 폴리실리콘층의 상부에 제3 감광막을 도포하여 전체 구조를 평탄화하는 단계와, 상기 제3 감광막과 제2 폴리실리콘층을 에치백하여 상기 트렌치 내부에 부 게이트전극을 형성하는 단계와, 상기 부 게이트에 바이어스 인가하여 상기 부 게이트 하부의 반도체기판의 상단에 반전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2c도는 본 발명의 실시예에 따른 반전층 드레인 트랜지스터의 제조 공정도이다.
제2a도를 참조하면, P형 반도체기판(1)의 상부에 제1 산화막(2)을 형성한다.
그 다음, 상기 제1 산화막(2)의 하부의 반도체기판(1)에 불순물을 주입하여 N+의 소오스/드레인(3)을 형성한다.
그 다음, 상기 구조의 전표면에 제1 감광막을 도포한 후, 노광 및 현상 공정을 이용하여 게이트영역을 노출하는 제1 감광막패턴(4)을 형성하고, 상기 제1 감광막패턴(4)을 마스크로 상기 제1 산화막(2)과, 소오스/드레인(3)을 식각하여 제1 산화막(2)패턴을 형성하고, 계속하여 반도체기판(1)을 일정깊이 식각하여 트렌치(5)를 형성한다.
그 다음, 상기 제1 감광막패턴(4)을 제거한다.
제2b도를 참조하면, 상기 트렌치(5) 부위의 반도체기판(1)을 열산화하여 게이트산화막(6)을 형성한다.
그 다음, 상기 구조의 전 표면에 제1 폴리실리콘층(7)을 형성한다.
이때, 상기 제1 폴리실리콘층(7)은 트렌치(4) 내부 깊숙히 갈라진 모양으로 형성된다.
그 다음, 상기 제1 폴리실리콘층(7)의 상부에 제2 감광막(8)을 도포하여 전체 구조를 평탄화한다.
제2c도를 참조하면, 상기 제2 감광막(8)과 제1 폴리실리콘층(7)을 에치백(etch-back) 하되, 상기 제1 폴리실리콘층(7)의 갈라진 부분까지 식각하여 상기 트렌치 내부에 주 게이트전극(9)을 형성한다.
그 다음, 상기 구조의 전 표면에 질화막(10)을 형성하고, 상기 질화막(10)을 전면식각하여 상기 트렌치(5)의 측벽에 질화막(10)스페이서를 형성한다.
제2d도를 참조하면, 상기 질화막(10)스페이서를 마스크로 상기 주 게이트전극(9)의 상부를 열산화하여 제2 산화막(11)을 형성한다.
그 다음, 상기 질화막(10)스페이서를 제거하고, 계속하여 상기 질화막(10)스페이서의 측면에 형성되었던 게이트산화막(6)을 제거한다.
제2e도를 참조하면, 상기 게이트산화막(6)이 제거된 부분에 다시 게이트산화막(6)을 형성한다.
그 다음, 상기 구조의 전 표면에 제2 폴리실리콘층(12)을 형성한다.
이때, 상기 제2 폴리실리콘층(12)은 갈라진 모양으로 형성된다.
그 다음, 상기 제2 폴리실리콘층(12)의 상부에 제3 감광막(13)을 도포하여 전체 구조를 평탄화한다.
제2f도를 참조하면, 상기 제3 감광막(13)과 제2 폴리실리콘층(12)을 에치백(etch-back)하되, 상기 폴리실리콘층(12)이 갈라진 부분까지 식각하여 트렌치(5) 내부에 부 게이트전극(14)을 형성한다.
상기 부 게이트(14)에 바이어스를 인가하면, 상기 트렌치(4) 측면의 반도체기판(1)에 형성되고, 상기 소오스/드레인(5)의 하부에서 제2 산화막(11)까지 수직한 막대 모양으로 반전층(15)을 형성한다.
상술한 바와 같이 본 발명의 반전층 드레인 트랜지스터는 트렌치 내부에 주 게이트를 형성하고, 상기 주게이트 상부에 산화막을 형성하고, 상기 트렌치 내부 산화막의 상부에서 트렌치의 일정깊이까지 부 게이트를 형성하여 상기 트렌치 측면의 반도체기판에 수직한 막대 모양으로 반전층을 형성하므로써, 단 채널 효과를 현저히 감소할 수 있는 이점이 있다. 부게이트 전극이 차지하는 면적을 없앰으로써, 고집적화에 유리한 이점이 있다. 또한, 소오스/드레인과 게이트전극간의 기생 트랜지스턴스가 본 발명의 소자에는 거의 없음으로 고속화를 실현할 수 있는 이점이 있다.
Claims (3)
- 제1 도전형 반도체기판의 상부에 제1 산화막을 형성하는 단계와, 상기 제1 산화막 하부의 반도체기판에 불순물을 주입하여 제2 도전형의 소오스/드레인을 형성하는 단계와, 상기 구조의 전표면에 게이트영역을 노출하는 제1 산화막패턴을 형성하고, 계속하여 반도체기판을 일정깊이 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 부위의 반도체기판을 열산화하여 게이트산화막을 형성하는 단계와, 상기 구조의 전 표면에 제1 폴리실리콘층을 형성하는 단계와, 상기 제1 폴리실리콘층의 상부에 제2 감광막을 도포하여 전체 구조를 평탄화하는 단계와, 상기 제2 감광막과 폴리실리콘층을 에치백하여 상기 트렌치 내부에 주 게이트전극을 형성하는 단계와, 상기 트렌치의 측벽에 질화막스페이서를 형성하는 단계와, 상기 질화막스페이서를 마스크로 상기 주 게이트전극의 상부를 열산화하여 트렌치 내부에 제2 산화막을 형성하는 단계와, 상기 질화막스페이서를 제거하고, 계속하여 상기 질화막스페이서의 측면에 형성되었던 게이트산화막을 제거하는 단계와, 상기 게이트산화막이 제거된 부분에 다시 게이트산화막을 형성하는 단계와, 상기 구조의 전 표면에 제2 폴리실리콘층을 형성하는 단계와, 상기 제2 폴리실리콘층의 상부에 제3 감광막을 도포하여 전체 구조를 평탄화하는 단계와, 상기 제3 감광막과 제2 폴리실리콘층을 에치백하여 상기 트렌치 내부에 부 게이트전극을 형성하는 단계와, 상기 부 게이트에 바이어스 인가하여 상기 부 게이트 하부의 반도체기판의 상단에 반전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반전층 드레인 트랜지스터 제조방법.
- 제1항에 있어서, 상기 부 게이트에 바이어스 인가하여 반전층을 형성할 때, 상기 제1 도전형의 P형인 경우, 양의 바이어스를 인가하는 것을 특징으로 하는 반전층 드레인 트랜지스터 제조방법.
- 제1항에 있어서, 상기 부게이트에 바이어스 인가하여 반전층을 형성할 때, 상기 제1 도전형이 N형인 경우, 음의 바이어스를 인가하는 것을 특징으로 하는 반전층 드레인 트랜지스터 제조방법.
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