KR100518239B1 - 반도체 장치 제조방법 - Google Patents

반도체 장치 제조방법 Download PDF

Info

Publication number
KR100518239B1
KR100518239B1 KR10-1998-0062242A KR19980062242A KR100518239B1 KR 100518239 B1 KR100518239 B1 KR 100518239B1 KR 19980062242 A KR19980062242 A KR 19980062242A KR 100518239 B1 KR100518239 B1 KR 100518239B1
Authority
KR
South Korea
Prior art keywords
gate
forming
drain
substrate
concentration source
Prior art date
Application number
KR10-1998-0062242A
Other languages
English (en)
Other versions
KR20000045674A (ko
Inventor
김재영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-1998-0062242A priority Critical patent/KR100518239B1/ko
Publication of KR20000045674A publication Critical patent/KR20000045674A/ko
Application granted granted Critical
Publication of KR100518239B1 publication Critical patent/KR100518239B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Abstract

본 발명은 반도체 장치 제조방법에 관한 것으로, 종래 반도체 장치 제조방법은 전압특성에 따라 각기 다른 구조의 모스 트랜지스터를 제조해야 하는 공정이 복잡하여 제조공정 및 설계가 용이하지 않은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 필드산화막을 형성하여 소자형성영역을 정의하고, 그 소자형성영역의 중앙상부에 실제 게이트 패턴보다 크거나 같은 가게이트를 형성하는 가게이트 형성단계와; 상기 가게이트를 실제 게이트로 가정하고, 저농도 소스 및 드레인과 할로(HALO)영역을 형성하는 저농도 소스/드레인 및 할로형성단계와; 상기 저농도 소스 및 드레인의 상부일부를 제거하여 상기 가게이트의 하부기판과 단차를 형성한 후, 상기 가게이트를 제거하는 게이트영역 설정단계와; 상기 가게이트의 제거로 노출되는 기판에 문턱전압조절용 불순물 이온을 주입하고, 그 기판상에 상기 가게이트의 크기와 동일하거나, 그 가게이트의 크기보다 작은 실제 게이트를 형성하는 게이트 형성단계와; 상기 게이트의 측면 기판하부에 불순물이온을 이온주입하여 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계로 구성하여, 동일한 공정을 통해 전압 특성에 따른 서로 다른 구조의 모스 트랜지스터를 갖는 반도체 장치를 제조함으로써, 제조공정을 단순화하여 제조비용을 절감하고, 반도체 장치의 설계를 용이하게 하는 효과가 있다.

Description

반도체 장치 제조방법
본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 문턱전압조절용 불순물 이온주입공정에서 가게이트를 사용하여 할로 이온주입을 실시하여 모스 트랜지스터의 할로구조와 LDD구조를 동시에 형성하는데 적당하도록 한 반도체 장치 제조방법에 관한 것이다.
일반적으로, 반도체 장치의 제조공정에서 모스 트랜지스터의 제조공정을 그 모스 트랜지스터가 고전압, 저전압, 고전압과 저전압의 중간인 표준전압에서 동작하는 가에 따라 그 게이트의 크기 및 소스와 드레인의 구조를 다르게 형성해야 하며, 종래에는 이와 같은 모스 트랜지스터의 특성에 따른 제조방법이 달라 공정이 복잡하였으며, 일반적으로 LDD(Lightly Doped Drain)구조 또는 할로(HALO)구조의 모스 트랜지스터를 제조하였으며, 반도체 장치의 집적도가 향상되면서 숏채널효과(short channel effect)를 방지할 수 있는 할로(HALO)구조의 모스 트랜지스터를 제조하였으며, 이와 같은 종래 반도체 장치 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1c는 종래 모스 트랜지스터의 제조공정 단면도로서, 이에 도시한 바와 같이 제 1도전형의 기판(1)의 상부에 게이트(2)를 형성하고, 그 게이트(2)의 측면기판하부에 상기 기판(1)과 동일한 도전형의 불순물 이온을 고농도로 주입하여 상기 기판(1)의 상부로 부터 소정 깊이로 매몰된 할로영역(3)을 형성하는 단계(도1a)와; 상기 게이트(2)의 측면 기판(1)에 상기 기판(1)의 도전형과 다른 제 2도전형 불순물 이온을 저농도로 주입하여 저농도 소스 및 드레인(4)을 형성하는 단계(도1b)와; 상기 게이트(2)의 측면에 절연막 측벽(5)을 형성하고, 그 측벽(5)의 측면 기판(1) 하부에 상기 제 2도전형의 불순물 이온을 고농도로 주입하여 고농도 소스 및 드레인(6)을 형성하는 단계(도1c)로 구성된다.
이와 같이 구성된 모스 트랜지스터는 반도체 장치의 집적도가 심화되면서 발생하는 숏채널효과를 방지하기 위해 저농도 소스 및 드레인(4)의 하부측에 상기 저농도 소스 및 드레인(4)과 반대 도전형의 불순물 이온을 주입한 할로영역(3)을 형성하여 그 숏채널효과의 발생을 방지하여 소자의 집적도를 향상시킬수 있었다.
그러나, 상기와 같은 모스 트랜지스터 제조방법은 소스 및 드레인의 전계증가로 인한 열전하(HOT CARRIER) 특성의 악화 및 정션 커패시턴스(JUNCTION CAPACITANCE) 증가에 의한 동작속도의 감소가 일어나며, 이를 해결하기 위해서는 모스 트랜지스터의 전압특성에 따라 각기 다른 구조의 모스 트랜지스터를 제조해야 하나 이는 공정의 복잡성 때문에 제조공정 및 설계가 용이하지 않은 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 동일한 공정을 사용하여 전압특성에 따라 각기 다른 구조의 모스 트랜지스터를 갖는 반도체 장치 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 기판의 상부에 필드산화막을 형성하여 동작 전압이 서로 다른 소자들이 형성될 각각의 소자형성영역을 정의하고, 그 소자형성영역의 중앙상부에 실제 게이트 패턴보다 크기가 크거나 같은 가게이트를 형성하는 가게이트 형성단계와; 상기 가게이트를 실제 게이트로 가정하고, 상기 기판의 각각의 소자형성영역에 저농도 소스 및 드레인과 할로(HALO)영역을 형성하는 저농도 소스/드레인 및 할로형성단계와; 상기 가게이트를 마스크로 하여 상기 기판이 단차를 갖도록 상기 저농도 소스 및 드레인의 상부 일부를 제거한 후 상기 가게이트를 제거하는 게이트영역 설정단계와; 상기 가게이트의 제거로 노출되는 상기 기판의 각각의 소자형성영역에 문턱전압조절용 불순물 이온을 주입하고 상기 기판의 각각의 소자형성영역에 상기 가게이트의 크기와 동일하거나 작은 실제 게이트를 형성하는 게이트 형성단계와; 상기 게이트의 측면 기판 하부에 불순물이온을 이온주입하여 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계로 이루어진다.
이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2f는 본 발명 반도체 장치의 제조공정 단면도로서, 이에 도시한 바와 같이 기판(21)에 필드산화막(22)을 형성하여 고전압 모스 트랜지스터가 형성될 영역(이하 HVB), 저전압 모스 트랜지스터가 형성될 영역(이하 LVt)과 고전압과 저전압의 중간인 표준전압 모스 트랜지스터가 형성될 영역(이하 SVt)을 정의하고, 그 필드산화막(22)이 형성된 기판(21)의 상부전면에 패드산화막(23)과 질화막(24)을 순차적으로 증착하고, 패터닝하여 가(PSEUDO)게이트(25)를 형성하는 단계(도2a)와; 경사이온주입공정을 통해 상기 HVB, LVt, SVt의 가게이트(25) 측면 기판(21) 하부에 할로영역(26)을 형성하고, 저농도 불순물 이온을 이온주입하여 저농도 소스 및 드레인(27)을 형성하는 단계(도2b)와; 상기 저농도 소스 및 드레인(27)의 상부일부를 식각하는 단계(도2c)와; 상기 가게이트(25)를 제거하여 그 하부의 기판(21)을 노출시키고, 문턱전압조절용 불순물 이온을 주입하는 단계(도2d)와; 상기 HVB영역에 형성된 저농도 소스 및 드레인(27)의 상부에 측벽이 위치하는 게이트(28)를 형성함과 아울러, 상기 LVt, SVt영역에 형성된 저농도 소스 및 드레인(27)의 상부에 게이트전극의 측면이 위치하는 게이트(29)를 형성하는 단계(도2e)와; 불순물 이온을 이온주입하여 고농도 소스 및 드레인(30)을 형성하는 단계(도2f)로 구성된다.
이하, 상기와 같은 본 발명 반도체 장치 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(21)에 필드산화막(22)을 형성하여 HVB, LVt, SVt영역을 정의한다. 이때 각 영역에 제조될 모스 트랜지스터의 특성은 HVB영역에 형성될 고전압 모스 트랜지스터는 게이트의 길이가 상대적으로 짧고, 소스 및 드레인이 LDD형으로 형성되어야 하며, 상기 LVt, SVt영역에 형성될 저전압 및 표준형 모스 트랜지스터는 게이트의 길이가 상대적으로 길고, 소스 및 드레인이 할로형으로 형성되어야 한다.
그 다음, 상기 필드산화막(22)이 형성된 기판(21)의 상부전면에 패드산화막(23)과 질화막(24)을 순차적으로 증착하고, 사진식각공정을 통해 패터닝하여 가게이트(25)를 형성한다. 이때, 가게이트(25)중 HVB영역에 형성한 가게이트(25)는 실제 제조할 게이트의 크기(c')보다 크게(c) 형성하며, LVt, SVt영역은 실제 형성할 게이트의 크기(a',b')와 동일한 크기(a,b)로 형성한다.
상기와 같은 가게이트(25)의 형성으로 동일한 소스 및 드레인 패턴을 형성한 후, 다시 게이트를 형성하여 서로 다른 구조의 모스 트랜지스터를 제조할 수 있게 된다.
그 다음, 도2b에 도시한 바와 같이 경사이온주입공정을 통해 상기 HVB, LVt, SVt의 가게이트(25) 측면 기판(21) 하부에 할로영역(26)을 형성한다. 이와 같이 HVB영역에도 할로영역(26)을 형성하는 것은 불필요한 공정이지만 공정의 단순화를 위해 일단 할로영역(26)을 형성하고, 이후의 공정에서 그 할로영역(26)에 의한 영향을 최소화함으로써, HVB영역에 LDD구조의 소스 및 드레인을 형성한다.
그 다음, 상기 가게이트(25)의 측면 기판(21)에 저농도 불순물 이온을 이온주입하여 상기 기판(21)의 상부측으로 부터 상기 할로영역(26)의 상부에 이르는 저농도 소스 및 드레인(27)을 형성한다.
그 다음, 도2c에 도시한 바와 같이 상기 저농도 소스 및 드레인(27)의 상부일부를 식각하여, 상기 가게이트(25)의 하부에 위치하는 기판(21)영역과 단차를 형성한다.그 다음, 도2d에 도시한 바와 같이 선택적 식각공정을 통해 상기 질화막과 패드산화막을 순차적으로 식각하여 상기 가게이트(25)를 제거하며, 이에 따라 저농도 소스 및 드레인(27)보다 높게 위치하는 기판(21)의 상부면을 노출시킨다.
그 다음, 상기 노출된 기판(21)의 상부에 문턱전압조절용 불순물 이온을 주입한다. 그 다음, 도2e에 도시한 바와 같이 상기 저농도 소스 및 드레인(27)과 기판(21)의 상부전면에 게이트산화막과 다결정실리콘을 순차적으로 증착하고, 사진식각공정을 통해 상기 다결정실리콘과 게이트산화막의 일부를 식각하여 각 기판(21)의 상부에 게이트(28)(29)를 형성한다.
이때, 상기 HVB영역에 형성된 게이트(28)는 상기 저농도 소스 및 드레인(27)의 사이에 노출된 순수한 기판(21)의 상부에만 위치하여 이 HVB영역의 가게이트(25)의 크기(c) 보다 작은 실제 게이트(c')를 갖는다. 그리고, SVt영역 및 LVt영역에 형성된 게이트(29)는 측면부가 상기 단차와 일치되어 높은 영역의 상부측에 위치하는 저농도 소스 및 드레인(27)과 중첩되게 형성된다.
그 다음, 상기 각 영역에 형성한 게이트(28)(29)의 측면에 측벽을 형성한다. 이와 같이 형성되는 측벽은 상기 LVt, SVt영역에 형성된 단차영역의 측면과 게이트(29)의 측면에 함께 형성되며, 상기 HVB영역에서는 상기 HVB영역에 형성한 게이트(28)의 측면과, 그 영역의 저농도 소스 및 드레인(27) 상부에 위치하게 된다.
그 다음, 도2f에 도시한 바와 같이 불순물 이온을 이온주입하여 고농도 소스 및 드레인(30)을 형성하며, 어닐링하여 상기 고농도 소스 및 드레인(30)과 저농도 소스 및 드레인(27)이 기판(21)의 하부측으로 확산되도록 하며, 이에 따라 각 영역에 형성한 모스 트랜지스터의 채널길이는 조금 짧아지게 된다.
특히, HVB영역에 형성한 고전압 모스 트랜지스터는 그 게이트측벽의 하부에 고농도 소스 및 드레인(30)이 형성되고, 그 게이트(28)의 하부측에 저농도 소스 및 드레인(27)이 형성되어 LDD구조의 소스 및 드레인을 갖게 되어 고전압 트랜지스터로 동작하게 된다.
상기한 바와 같이 본 발명은 동일한 공정을 통해 전압 특성에 따른 서로 다른 구조의 모스 트랜지스터를 갖는 반도체 장치를 제조함으로써, 제조공정을 단순화하여 제조비용을 절감하고, 반도체 장치의 설계를 용이하게 하는 효과가 있다.
도1a 내지 도1c는 종래 모스 트랜지스터의 제조공정 수순단면도.
도2a 내지 도2f는 본 발명 반도체 장치의 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
21:기판 22:필드산화막
23:패드산화막 24:질화막
25:가게이트 26:할로영역
27:저농도 소스 및 드레인 28,29:게이트
30:고농도 소스 및 드레인

Claims (3)

  1. 기판의 상부에 필드산화막을 형성하여 동작 전압이 서로 다른 소자들이 형성될 각각의 소자형성영역을 정의하고, 그 소자형성영역의 중앙상부에 실제 게이트 패턴보다 크기가 크거나 같은 가게이트를 형성하는 가게이트 형성단계와;
    상기 가게이트를 실제 게이트로 가정하고, 상기 기판의 각각의 소자형성영역에 저농도 소스 및 드레인과 할로(HALO)영역을 형성하는 저농도 소스/드레인 및 할로형성단계와;
    상기 가게이트를 마스크로 하여 상기 기판이 단차를 갖도록 상기 저농도 소스 및 드레인의 상부 일부를 제거한 후 상기 가게이트를 제거하는 게이트영역 설정단계와;
    상기 가게이트의 제거로 노출되는 상기 기판의 각각의 소자형성영역에 문턱전압조절용 불순물 이온을 주입하고 상기 기판의 각각의 소자형성영역에 상기 가게이트의 크기와 동일하거나 작은 실제 게이트를 형성하는 게이트 형성단계와;
    상기 게이트의 측면 기판 하부에 불순물이온을 이온주입하여 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계로 이루어진 것을 특징으로 하는 반도체 장치 제조방법.
  2. 제 1항에 있어서, 상기 가게이트 형성단계는 필드산화막이 형성된 기판의 상부전면에 패드산화막과 질화막을 순차적으로 증착하고, 사진식각공정을 통해 상기 질화막과 패드산화막의 일부를 식각하여 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  3. 제 1항에 있어서, 상기 게이트 형성단계는 고전압 트랜지스터가 형성될 소자형성영역의 게이트를 가게이트보다 작게 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
KR10-1998-0062242A 1998-12-30 1998-12-30 반도체 장치 제조방법 KR100518239B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1998-0062242A KR100518239B1 (ko) 1998-12-30 1998-12-30 반도체 장치 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0062242A KR100518239B1 (ko) 1998-12-30 1998-12-30 반도체 장치 제조방법

Publications (2)

Publication Number Publication Date
KR20000045674A KR20000045674A (ko) 2000-07-25
KR100518239B1 true KR100518239B1 (ko) 2005-12-06

Family

ID=19568928

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0062242A KR100518239B1 (ko) 1998-12-30 1998-12-30 반도체 장치 제조방법

Country Status (1)

Country Link
KR (1) KR100518239B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0247839A (ja) * 1988-08-10 1990-02-16 Nec Corp 電界効果トランジスタの製造方法
JPH04123439A (ja) * 1990-09-14 1992-04-23 Toshiba Corp 半導体装置の製造方法
JPH0513458A (ja) * 1991-06-28 1993-01-22 Murata Mfg Co Ltd 半導体装置の製造方法
KR970077625A (ko) * 1996-05-21 1997-12-12 베일리 웨인 피 반도체 장치 제조 방법
JPH10189966A (ja) * 1996-12-26 1998-07-21 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0247839A (ja) * 1988-08-10 1990-02-16 Nec Corp 電界効果トランジスタの製造方法
JPH04123439A (ja) * 1990-09-14 1992-04-23 Toshiba Corp 半導体装置の製造方法
JPH0513458A (ja) * 1991-06-28 1993-01-22 Murata Mfg Co Ltd 半導体装置の製造方法
KR970077625A (ko) * 1996-05-21 1997-12-12 베일리 웨인 피 반도체 장치 제조 방법
JPH10189966A (ja) * 1996-12-26 1998-07-21 Toshiba Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR20000045674A (ko) 2000-07-25

Similar Documents

Publication Publication Date Title
JP4450267B2 (ja) Ｓｏｉ−ｍｏｓ電界効果トランジスタ製造方法
KR100227621B1 (ko) 반도체 소자의 트랜지스터 제조방법
US6027978A (en) Method of making an IGFET with a non-uniform lateral doping profile in the channel region
KR0150105B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR100873356B1 (ko) 고전압 트랜지스터의 제조방법
KR100518239B1 (ko) 반도체 장치 제조방법
KR100406500B1 (ko) 반도체소자의 제조방법
KR100227644B1 (ko) 반도체 소자의 트랜지스터 제조방법
JPH11220128A (ja) Ｍｏｓｆｅｔ及びその製造方法
KR100929422B1 (ko) 반도체소자의 제조방법
KR0165381B1 (ko) 고전압용 모스 트랜지스터를 갖는 반도체장치의 제조방법
KR20000003936A (ko) 반도체 소자의 트랜지스터 및 그 형성 방법
KR0142787B1 (ko) 모스 트랜지스터 제조방법
KR100567047B1 (ko) 모스 트랜지스터 제조방법
KR0156158B1 (ko) 반도체 소자의 제조방법
KR100219073B1 (ko) 전계 효과 트랜지스터 및 그 제조방법
KR100253562B1 (ko) 고속소자용 트랜지스터 제조방법
KR0152936B1 (ko) 반도체 소자 제조방법
KR100273299B1 (ko) 모스 트랜지스터 제조방법
KR960012262B1 (ko) 모스(mos) 트랜지스터 제조방법
KR100609541B1 (ko) 반도체소자의 트랜지스터 형성방법
KR100587379B1 (ko) 반도체 소자의 제조방법
KR100421899B1 (ko) 반도체소자제조방법
KR100575612B1 (ko) 모스 전계효과트랜지스터 제조방법
KR100260488B1 (ko) 전계 효과 트랜지스터 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee