KR100265081B1 - 메모리 셀 및 그 구조체 제조 방법 - Google Patents
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Abstract
8 평방 면적의 폴디드 비트 라인(eight square folded bit line) 동적 랜덤 액세스 메모리(DRAM) 셀에 대한 본 발명에 따른 셀 레이아웃, 셀 구조, 프로세스 시퀀스에 의해, 전송 소자의 채널 길이는 리소그래피 피처 크기의 두 배가 된다. 본 발명의 프로세스 시퀀스에 따르면, 깊은 트렌치 칼라 혹은 캡 도포가 생략되고, 또는 워드 라인간 커패시턴스를 줄일 수 있다. 본 발명에 따른 방법에 의해 제조된 셀은 8 평방 면적의 폴디드 비트 라인 DRAM 셀의 전송 소자가 리소그래피 피처 크기의 두 배의 채널 길이를 갖는다. 이 방법은 피처가 스페이서에 의해 정해지지 않는 통상의 공정 기술과, 통상의 구조를 사용하고 있다. 본 발명에 따른 메모리 셀은 단지 한 개의 부가적 마스크(GPC)와 최소의 공정 추가를 필요로 한다. 프로세스 시퀀스는 깊은 트렌치(DT) 공정으로 시작하여, SiO2도포, 평탄화, 패드 스트립으로 진행된다. 이어서, 게이트 SiO2와 폴리실리콘과 패드가 도포된다. 이 구조체를 얕은 트렌치 격리 마스크를 사용하여 에칭한 후, SiO2로 채운다. 평탄화 후, 박막 절연체가 도포되고 구조체는 다시 게이트폴리 콘택트 마스크를 사용하여 에칭된다. 이어서, 게이트 전도체가 도포된다. 최종의 에칭 후, 배선이 부가된다.
Description
본 발명은 집적회로 동적 랜덤 액세스 메모리(dynamic random access memories; DRAM)에 관한 것으로, 특히, DRAM 셀 크기를 감소시키는 셀 레이아웃, 셀 구조체 및 프로세스 시퀀스에 관한 것이다.
반도체 소자의 제조는 소자 기판의 표면 위에 컴퓨터 보조 설계(computer aided design;CAD)에 의해 생성된 패턴을 정확히 전사(replication)하는 데 달려 있다. 전사 공정은 전형적으로 광학적 리소그래피와, 이에 후속하는 여러 가지 감법(subtractive)(에칭) 공정, 가법(additive)(도포) 공정 및 재료 변경(즉, 산화, 이온 주입 등) 공정을 통해 수행된다. 광학적 리소그래피 패터닝에는, 금속층에 에칭된 컴퓨터 생성 패턴(computer generated pattern)의 확대된 상을 포함하는 포토 마스크(photomask)로서 알려진 금속 코팅 수정 플레이트(metal coated quartz plate)를 조사(illumination)하는 공정이 포함된다. 조사된 상(illumination image)은 크기가 감소되어 소자 기판 상의 감광막(photosensitive)에 패터닝된다.
1 Gbit 급의 DRAM의 경우, 원하는 집적도를 얻기 위해서는 리소그래피 피처(lithographic feature) 크기의 제곱의 약 8 배의 면적을 갖는 셀이 요구된다. 통상의 “8 평방 면적”의 폴디드 비트 라인 DRAM 셀(8 square folded bit line DRAM cell)에서는 리소그래피 피처의 크기에 해당하는 전송 소자의 채널 길이가 요구되었다. 그러나, 현재로서는 전송 소자의 채널 길이를 리소그래피 피처 크기(약 0.18 ㎛)로 할 수가 없다.
본 발명의 목적은 채널 길이가 리소그래피 피처 크기의 두 배인 전송 소자를 갖는 8 평방 면적의 폴디드 비트 라인 DRAM 셀을 위한 셀 레이아웃, 셀 구조체 및 프로세스 시퀀스를 제공하는 것이다.
또한, 본 발명의 목적은 깊은 트렌치 칼라(collar) 또는 캡(cap) 도포가 생략되거나 워드라인 사이의 커패시턴스가 감소될 수 있도록 하는 프로세스 시퀀스를 제공하는 것이다.
본 발명에 따르면, 리소그래피 피처 크기에 대해 전송 소자 채널 길이가 2배인 8 평방 면적의 폴디드 비트 라인 DRAM 셀을 위한 셀 레이아웃, 셀 구조체 및 프로세스 시퀀스가 제공된다. 본 발명의 방법에 의해 제조된 셀은 8 평방 면적의 폴디드 비트 라인 DRAM 셀 내에 리소그래피 피처 크기에 대해 두 배의 전송 소자 채널 길이를 가질 수 있다. 이 방법에서는 피처가 스페이서에 의해 정해지지 않는 통상의 공정 기술과, 통상의 구조체를 사용하고 있다. 이 셀은 단지 한 개의 부가적인 마스크(게이트 폴리 콘택트(gate poly contact; GPC) 마스크)와 최소한의 공정 추가만을 필요로 한다.
프로세스 시퀀스는 깊은 트렌치(deep trench; DT) 공정으로 시작하여, 그 다음에 SiO2도포, 평탄화 및 패드 스트립의 도포가 이어진다. 이어서, 게이트 SiO2와 폴리실리콘과 패드가 도포된다. 이러한 구조체는 얕은 트렌치 격리 마스크를 사용하여 에칭된 후, SiO2로 채워진다. 평탄화 후, 박막 절연체가 도포되며, 이 구조체는 게이트 폴리 콘택트 마스크(gate poly contact mask)를 사용하여 다시 에칭된다. 이어서, 게이트 전도체가 도포된다. 최종 에칭 후, 배선이 부가된다.
제1도는 본 발명의 단계를 나타내는 흐름도.
제2도는 깊은 트렌치 공정(deep trench processing)이 끝난 셀 구조체의 단면도.
제3도는 SiO2트렌치 캡 도포(trench cap deposition), 평탄화 및 패드 스트립(pad strip)가 끝난 셀 구조체의 단면도.
제4도는 게이트 SiO2와 게이트 폴리실리콘과 패드 도포가 끝난 셀 구조체의 단면도.
제5도는 얕은 트렌치 격리 에칭(shallow trench insulation etch), 평탄화, 단면도, 패드 스트립이 끝난 셀 구조체의 단면도.
제6도는 박막 절연체를 도포하고 게이트 폴리실리콘 콘택트(gate polysilicon contact;GPC)를 마스크하여 에칭한 후의 셀 구조체의 단면도.
제7도는 게이트 전도체 및 게이트 캡을 도포한 후의 셀 구조체의 단면도.
제8도는 게이트 전도체를 마스크하여 에칭한 후의 셀 구조체의 단면도.
제9도는 스페이서, 접합부, 패시베이션부, 콘택트, 배선 후의 셀 구조체의 단면도.
제10도는 본 발명의 다른 실시예에 따라 구성된 셀 구조체의 단면도.
제11도는 본 발명의 다른 제2 실시예와 제3 실시예에 따라 구성된 셀 구조체의 단면도.
제12도는 본 발명의 실시예에 따른 셀 레이아웃(layout) 도면.
* 도면의 주요부분에 대한 부호의 설명
14 : N+ 매설(buried) 플레이트 15 : 트렌치
17 : 노드 유전체 18 : 폴리실리콘 충전물
19 : 칼라 20 : 제2 폴리실리콘 충전물
23 : 게이트 SiO224 : 게이트 폴리실리콘
26 : STI SiO2충전물 29 : 게이트 전도체
30 : 게이트 전도체 캡 32 : 소스/드레인 확산부
33 : 스페이서 34 : 스페이서
36 : 패시베이션/에칭 정지층
다음은 프로세스 시퀀스의 개요이다. 이온주입 마스크(implant mask)와 같이 본 발명에 별로 중요하지 않은 특정 단계는 생략했으나 적절한 곳에 삽입될 수도 있다.
도면 중 특히 제1도는 본 발명의 단계를 도시하는 흐름도를 보여준다. 우선, 블럭(1)에서, 셀은 깊은 트렌치(DT) 공정을 거친다. 이것은 N 웰과 P 웰을 형성한 후 폴리싱 정지층(polish stop)으로서 보호용 질화물을 도포함으로써 달성된다. 기판속으로 깊은 트렌치를 에칭하고 트렌치 표면을 따라 절연체를 형성함으로써 트렌치 커패시터가 형성된다. 트렌치는 도핑된 폴리실리콘으로 채워진다. 폴리실리콘은 제1 레벨까지 리세스되며(recessed), 절연 칼라(insulating collar)를 도포하고 에칭한다. 전도성 폴리실리콘으로 된 제2 층을 제1 레벨상에 도포하고 리세스한다. 이러한 리세스를 위해, 폴리실리콘을 표면 아래까지 에치백(etch back)하여 스트랩(strap)이 형성될 수 있게 한다.
이러한 제1단계 후의 구조가 제2도에 도시된다. 제2도에서, 깊은 트렌치 공정 후의 셀 단면도를 볼 수 있다. 주변 영역(11)과 어레이(12) 영역이 둘 다 도시되어 있다. 어레이 영역(12)에서, P 웰(13)과 N+ 매설(buried) 플레이트(14)가 트렌치(15)를 둘러싼다. 패드(16)가 P 웰(13) 상에 도포된다. 트렌치(15) 내에, 노드 유전체(17)와 폴리실리콘 충전물(fill)(18)이 도포된다. 칼라(19)와 제2 폴리실리콘 충전물(20)이 트렌치(15)의 다음 영역을 채운다. 스트랩 폴리실리콘(21)이 트렌치(15)의 상부 층에 도포된다.
다시, 제1도를 참조하면, 블럭(2)에 도시된 바와 같이, SiO2트렌치 캡 도포와 평탄화와 패드 스트립이 이루어진다. 이 단계 후의 구조체는 제3도에 도시된다. 제3도에서, SiO2트렌치 캡(22)이 트렌치(15) 내의 폴리실리콘(21) 상에 도포된다. 트렌치 캡(22)이 도포된 후, 트렌치 캡(22)이 평탄화되고 패드(16)가 제거된다. 제1도의 블럭(3)에 도시된 제3 단계에서, 게이트 SiO2와 게이트 폴리 실리콘과 패드가 도포된다. 제4도에서, 게이트 SiO2(23)와 게이트 폴리실리콘(24)이 도포된다. 새로운 패드(25)로 전체 표면을 덮는다.
제1도의 블럭(4)에 도시된 제4 단계에서, 얕은 트렌치 격리(shallow trench isolation; STI) 마스크를 사용하여 에칭하고 SiO2로 채운 후, 평탄화하고 패드 스트립을 부가한다. 제4 단계는 제5도에 예시된다. 여기서 STI 마스크는 이 구조체를 에칭하는 데 사용되었다. 에칭에 이어서, STI SiO2충전물(26)이 도포되고 평탄화된다. 그리고 나서 패드(25)가 제거되었다. 스트랩 폴리실리콘(21)을 도포한 다음 열 처리를 하면, 트렌치로부터 도펀트가 확산되어 N 스트랩 외향 확산부(N strap out diffusion)(27)가 형성된다. 이 확산부는 DRAM 셀의 노드 확산부의 역할을 한다.
제1도의 블럭(5)에 도시된 제5 단계에서, 박막 절연체(30nm SiO2)가 도포되어 게이트 폴리 콘택트(gate poly contact; GPC) 마스크를 사용하여 에칭된다. 제6도에는, 박막 절연체(28)가 도포되어 있다. GPC 마스크는 주변 영역으로부터 박막 절연체(28)를 완전히 제거하여 표준 CMOS 구조체를 형성하도록 설계된다. 어레이에서, GPC 마스크는 단위 에지당 대략 리소그래피 피처 크기의 두 배 길이의 정방형 영역 만큼 박막 절연체(28)를 제거하도록 설계되며, 비트 라인 콘택트가 위치할 영역 위에 중심을 둔다.
제1도의 블럭(6)에 도시된 제6 단계에서, 게이트 전도체(GC, 폴리실리콘 또는 WSix)와 GC 캡(Si3N4)이 도포된다. 제6 단계는 제7도에 예시된다. 게이트 전도체(29)와 게이트 전도체 캡(30)이 도포되어 있다. 이제, 어레이 표면은 대략 박막 절연체(28) 두께(30nm)만큼 주변 영역보다 더 높게 되어 있다. 이 두께는 후속 공정에 어려움을 초래하지 않도록 충분히 얇게 선택된다.
제1도의 블럭(7)에 도시된 제7 단계에서, 게이트 전도체는 GC 마스크를 사용하여 에칭된다. 이것은 제8도에 도시된다. 게이트 전도체 캡(30)은 GC 마스크를 사용하여 에칭된다. 이어서, 마스킹 포토레지스트가 제거되고 게이트 전도체(29)와 게이트 폴리실리콘(24)이 Si3N4및 SiO2로 선택적으로 에칭된다. 이 구조체의 다른 영역에서, 에칭은 게이트 캡(30), 게이트 SiO2(23), 박막 절연체(28) 또는 STI 충전물(26) 상에서 정지한다.
블럭(8)에 도시된 최증 단계에서, 스페이서, 접합부, 패시베이션부, 콘택트가 부가된다. 이것은 제9도에 도시된다. SiO2/Si3N4(33)로 된 스페이서는 게이트의 측벽상에 제공된다. 소스/드레인 확산부(32)는 주입/확산에 의해 형성된다. 패시베이션/에칭 정지층(passivation/etch stop layer)(Si3N4)(36)과 제1 절연체(SiO2)(35)가 도포된다. 비트 라인 콘택트 개구부는 제1 절연체(35)를 통해 에칭되며 이 에칭은 패시베이션/에칭 정지층(36) 상에서 정지한다. 이어서, 패시베이션/에칭 정지층이 에칭되어 비트 라인 콘택트 화산부(32)에 대한 접촉이 가능하게 되고 패시베이션/에칭 정지 재료로 된 부가의 스페이서(34)가 비트 라인 콘택트 개구부 내의 측벽 게이트상에 남게 된다.
본 발명의 제2 실시예가 제10도에 예시된다. 이 실시예는 제9도에 도시된 셀을 구성하는 데 사용된 시퀀스가 이용하여 SOI(silicon on insulator) 기판으로부터 시작된다. SOI 기판을 사용하면, DT 칼라의 생략과, 플레이트, 웰(well), 격리 공정의 단순화가 가능하게 된다. 제10도에 도시된 바와 같이, 이 구조체는 시작 기판이 SOI 기판이라는 점을 제외하면 제9도의 것과 유사하다. 이 경우, STI 하부면이 소자 실리콘 층의 하부면만큼 얕을 수도 있고, 트렌치 측벽상의 수직 기생(vertical parasitic) 전계 효과 트랜지스터(field effect transistor;FET)가 제거되었기 때문에 트렌치 칼라가 생략될 수도 있다.
본 발명의 제3 실시예는 제11도에 도시된다. 앞에서 열거했던 공정 단계들은 SiO2와 게이트 폴리실리콘과 패드가 먼저 도포된 다음에 깊은 트렌치 공정이 행해지도록 재배열된다. 제1도에 도시된 바와 같이, 단계(2)가 생략되고 워드라인간 캐패시턴스가 감소한다. 깊은 트렌치 공정 후, 공정 단계는 제1도에 도시된 순서대로 단계(4)에서 단계(8)까지 진행된다. 게이트 도포 단계가 DT 프로세싱 이전에 행해지는데, 이것은 다른 이유(열적 버짓(thermal budget))로 인해 바람직하지 않을 수도 있다. 제11도에 도시된 바와 같이, 도시된 구조는 게이트 폴리실리콘이 트렌치 상에서 중첩되지 않는다는 점을 제외하면 제9도의 것과 유사하다. 이러한 차이점의 한가지 결과로서, 게이트 폴리실리콘과 패싱 워드 라인간의 중첩 지역이 감소되어 워드 라인과 패싱 워드 라인간 커패시턴스가 감소된다.
제4 실시예에서, 공정 단계가 다시 재배열된다. 공정 단계는 제1도의 단계(1)과 같이 깊은 트렌치 공정으로부터 개시된다. 이어서, 제1도의 단계(4)에서와 같이 셀은 얕은 트렌치 격리 마스크로 에칭된 후, SiO2로 채워진다. 단, STI 충전물이 Si 표면보다 상당히 위쪽의 레벨(예를 들면, 100nm이지만, 15nm정도까지 가능함)로 평탄화되고 게이트 SiO2와 게이트 폴리실리콘이 도포되며 게이트 폴리실리콘이 STI의 최상부 레벨까지 평탄화된다는 점이 다르다. 상술된 단계로부터 이해할 수 있는 바와 같이, STI 충전물이 평탄화되는 높이에 따라, 폴리실리콘의 높이가 결정된다. 이어서, 프로세스가 제1도의 단계(5)부터 단계(8)까지 이어진다.
본 발명에 따른 셀 레이아웃은 제12도에 나타낸다. 제12도에서 굵은 선으로 표시된 직사각형 영역이 단위 메모리 셀이다. 이 메모리 셀은 면적인 “4 피처 길이(F) × 2 피처 길이(2F)”, 즉 8F2이다. 비트라인은 워드라인(GC) 및 패싱 워드라인과 교차한다. 8F2메모리 셀 영역의 수평 방향에는, 2개의 게이트 도체(2×F=2F)와 하나의 게이트 도체 간격(F) 및 각 게이트 도체 양쪽의 ½ 도체 간격(2×½F =F)이 존재하므로, 셀 영역의 수평 크기는 4F가 된다. 8F2메모리 셀 영역의 수직 방향으로는 하나의 비트라인(F)과 그 양쪽에 ½ 도체 간격(F)이 존재하므로 셀 영역의 수직 크기는 2F가 된다. 비트라인 콘택트는 인접하는 2개의 메모리 셀이 공유한다. 워드 라인은 예컨대, 영역 A에서 게이트 폴리실리콘과 접속된다. 레이아웃 상태에서, 메모리 셀의 전송 소자의 채널 길이는 비트라인 콘택트의 오른쪽 끝에서 깊은 트렌치(DT, 빗금친 영역)의 왼쪽 끝까지로 정의되며, 여기에는 하나의 도체(F)와 하나의 도체 간격(F)이 포함되므로 채널 길이는 2F가 된다.
본 발명의 방법에 따른 셀 설계에는 많은 이점이 있다. 본 발명의 방법에 의해 제조된 8 평방 면적의 폴디드 비트 라인 DRAM 셀은 전송 소자 채널 길이가 리소그래피 피처 크기의 두 배로 할 수 있다. 이 셀은 측벽 이미징 기법(sidewall imaging techniques)을 사용하지 않고 통상의 플레이너 소자를 사용하여 제조된다. 이 방법은 피처가 스페이서에 의해 정해지지 않는 통상의 공정 기술과, (예를 들면, 수직 소자가 없는) 통상의 구조를 사용한다. 통상의 상보형 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 구조가 주변 영역에 만들어진다. 이 셀은 단지 한 개의 부가적인 마스크와 최소의 공정 추가만을 필요로 한다.
DT 내에서 제2 및 제3 폴리실리콘 리세스 에칭이 행해지는 동안에는 STI 평탄화 패드가 소정의 위치에 존재하지 않으며, 따라서 DT 측벽 상으로 개방된 매설 스트랩의 깊이는 제어가 더 잘 된다. 또한, 이러한 특징에 의해, STI 깊이를 보다 더 얕게 할 수도 있다. STI가 Si 표면보다 상당히 위쪽의 레벨까지 평탄화되므로 이 구조의 특성은 STI 평탄화 허용오차(tolerance)에 덜 민감하다. 게이트 폴리 실리콘은 더 이상 소자의 STI 경계 에지(STI-bound edge)를 감싸지(랩-어라운드) 않으므로, 그 랩-어라운드 구조의 깊이(the depth of wrap around)에 대한 소자 특성의 의존성이 사라진다. STI 충전 후, 경계 확산 에지가 더 이상 노출되지 않으므로, 보다 나은 접합 에지 패시베이션이 기대된다. 비트 라인 콘택트(bit line contact; CB) 에칭 정지 Si3N4가 STI 경계 접합 에지에 더 이상 중첩되지 않으므로, 에칭에 대한 CB의 더 많은 보호가 기대된다. 노드 확산부는 매설 스트랩 외향 확산에 의해서만 형성되고 이 노드에는 어떠한 접합 주입도 없으므로, 이 셀은 노드 확산이 더 적고 노드 확산에서의 주입 손상이 없다고 하는 두 가지 이유에서 잠재적으로 보다 나은 보유 특성을 갖는다.
본 발명을 바람직한 실시예를 중심으로 설명하였지만, 본 기술 분야의 당업자라면 첨부된 특허 청구 범위의 사상 및 범위를 벗어나지 않고도 본 발명을 변형 실시할 수 있음을 알 것이다.
본 발명은 리소그래피 피처 크기의 두 배의 전송 소자 채널 길이를 갖는 8 평방 면적의 폴디드 비트 라인 DRAM 셀을 위한 셀 레이아웃, 셀 구조 및 프로세스 시퀀스를 제공하며, 본 발명의 프로세스 시퀀스에 의해 깊은 트렌치 칼라(collar) 또는 캡 도포를 생략하거나 워드라인간 커패시턴스를 감소시킬 수 있다.
Claims (9)
- 8 평방 면적의 폴디드 비트 라인 동적 랜덤 액세스 메모리(eight square folded bit line dynamic random access memory)의 메모리 셀에 있어서, 깊은 트렌치(deep trench) 구조의 커패시터와, 매설 스트랩(buried strap)과, 채널 길이가 리소그래피 피처 크기의 두 배인 플레이너 전송 소자를 포함하는 메모리 셀.
- 메모리 셀 구조체를 제조하는 방법에 있어서, ① 트렌치, 격리 영역, 활성 영역으로 제조된 셀을 제공하는 단계 - 상기 활성 영역은 게이트 SiO2와 게이트 폴리실리콘으로 덮힘 - 와, ② 박막 절연체를 도포하는 단계와, ③ 게이트 폴리실리콘 콘택트 마스크를 사용하여, 상기 절연체를 에지당 대략 리소그래피 피처 크기의 두배로 하는 정방형 영역만큼 에칭함으로써 상기 게이트 폴리실리콘을 노출시키는 단계와, ④ 게이트 전도체와 게이트 전도체 캡을 도포하는 단계와, ⑤ 게이트 전도체 마스크를 사용하여 상기 게이트 전도체 캡과 게이트 전도체와 게이트 폴리실리콘을 에칭하되, 상기 에칭은 상기 게이트 SiO2상에서 정지하는 단계와, ⑥ 스페이서(spacer), 접합부(junctions), 패시베이션부(passivation), 콘택트, 배선(wiring)을 부가하는 단계를 포함하는 메모리 셀 구조체 제조 방법.
- 제2항에 있어서, 상기 셀 제공 단계는, SiO2와 게이트 폴리실리콘과 패드를 상기 셀 상에 도포하는 단계와, 상기 셀을 깊은 트렌치 공정으로 처리하는 단계와, 얕은 트렌치 격리 마스크를 사용하여 에칭하는 단계와, SiO2충진물을 도포하고 평탄화하는 단계를 포함하는 메모리 셀 구조체 제조 방법.
- 제2항에 있어서, 상기 셀 제공 단계는, 깊은 트렌치 공정으로 제조된 셀을 제공하는 단계와, 얕은 트렌치 격리 마스크를 사용하여 상기 셀을 에칭하는 단계와, SiO2충진물을 도포하는 단계와, 게이트 폴리실리콘의 높이 레벨로 상기 SiO2충진물을 평탄화하는 단계와, 게이트 SiO2및 게이트 폴리실리콘을 도포하는 단계와, 상기 게이트 폴리실리콘을 상기 높이로 평탄화하는 단계를 포함하는 메모리 셀 구조체 제조 방법.
- 제2항에 있어서, 상기 셀 제공 단계는, 깊은 트렌치 공정으로 제조된 셀을 제공하는 단계와, 트렌치 캡을 도포하여 평탄화하는 단계와, 게이트 SiO2및 게이트 폴리실리콘을 도포하는 단계와, 얕은 트렌치 격리 마스크를 사용하여 에칭하는 단계와, SiO2충진물을 도포하고 평탄화하는 단계를 포함하는 메모리 셀 구조체 제조 방법.
- 제1항에 있어서, 게이트 SiO2와 게이트 폴리실리콘으로 덮힌 활성 영역과, 격리 영역을 더 구비하며, 상기 셀 상에 증착되고 게이트 폴리실리콘 콘택트 마스크를 사용하여 에칭되어 상기 게이트 폴리실리콘이 노출되도록 하는 박막 절연체와, 상기 박막 절연체와 상기 게이트 폴리실리콘층 상에 증착된 게이트 전도체 및 게이트 전도체 캡 - 상기 게이트 전도체 및 게이트 폴리실리콘은 상기 게이트 SiO2까지 에칭되어 상기 활성 영역이 노출되도록 함 - 과, 상기 활성 영역 내에 형성된 접합부와, 콘택트와, 상기 활성 영역과 접촉하는 배선을 더 포함하는 메모리 셀.
- 제6항에 있어서, 상기 셀은, 상기 게이트 폴리실리콘을 통해 연장되는 한편 상기 깊은 트렌치와 교차하는 SiO2충전물을 갖는 얕은 트렌치 격리부를 더 포함하는 메모리 셀.
- 제6항에 있어서, 상기 메모리 셀의 구조체는 절연체 기판상의 실리콘 상에 형성되며, 상기 셀은 상기 깊은 트렌치 내의 트렌치 캡을 포함하며, 상기 셀은, 상기 셀의 실리콘 층의 하부면까지만 확장되는 SiO2충전물을 갖는 얕은 트렌치 격리부를 더 포함하는 메모리 셀.
- 제6항에 있어서, 상기 게이트 폴리실리콘은 상기 깊은 트렌치까지만 연장되고, 상기 셀은, 상기 깊은 트렌치 내의 트렌치 캡과, 상기 게이트 폴리실리콘을 통해 연장되는 한편 상기 깊은 트렌치와 교차하며 그리고 상기 트렌치 캡을 덮는 얕은 트렌치 SiO2충전물을 더 포함하는 메모리 셀.
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Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE269588T1 (de) * | 1993-02-04 | 2004-07-15 | Cornell Res Foundation Inc | Mikrostrukturen und einzelmask, einkristall- herstellungsverfahren |
| JP3415712B2 (ja) | 1995-09-19 | 2003-06-09 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| US5827765A (en) * | 1996-02-22 | 1998-10-27 | Siemens Aktiengesellschaft | Buried-strap formation in a dram trench capacitor |
| US5905279A (en) * | 1996-04-09 | 1999-05-18 | Kabushiki Kaisha Toshiba | Low resistant trench fill for a semiconductor device |
| US5867420A (en) * | 1997-06-11 | 1999-02-02 | Siemens Aktiengesellschaft | Reducing oxidation stress in the fabrication of devices |
| TW425718B (en) * | 1997-06-11 | 2001-03-11 | Siemens Ag | Vertical transistor |
| US6100131A (en) * | 1997-06-11 | 2000-08-08 | Siemens Aktiengesellschaft | Method of fabricating a random access memory cell |
| US6020091A (en) * | 1997-09-30 | 2000-02-01 | Siemens Aktiengesellschaft | Hard etch mask |
| US6069390A (en) | 1998-01-15 | 2000-05-30 | International Business Machines Corporation | Semiconductor integrated circuits with mesas |
| US6177299B1 (en) | 1998-01-15 | 2001-01-23 | International Business Machines Corporation | Transistor having substantially isolated body and method of making the same |
| US6066526A (en) * | 1998-01-22 | 2000-05-23 | International Business Machines Corporation | Method of making trench DRAM |
| US5831301A (en) * | 1998-01-28 | 1998-11-03 | International Business Machines Corp. | Trench storage dram cell including a step transfer device |
| US6107135A (en) * | 1998-02-11 | 2000-08-22 | Kabushiki Kaisha Toshiba | Method of making a semiconductor memory device having a buried plate electrode |
| US5945707A (en) * | 1998-04-07 | 1999-08-31 | International Business Machines Corporation | DRAM cell with grooved transfer device |
| US6037620A (en) * | 1998-06-08 | 2000-03-14 | International Business Machines Corporation | DRAM cell with transfer device extending along perimeter of trench storage capacitor |
| US6034877A (en) | 1998-06-08 | 2000-03-07 | International Business Machines Corporation | Semiconductor memory array having sublithographic spacing between adjacement trenches and method for making the same |
| US6074909A (en) * | 1998-07-31 | 2000-06-13 | Siemens Aktiengesellschaft | Apparatus and method for forming controlled deep trench top isolation layers |
| US6110792A (en) * | 1998-08-19 | 2000-08-29 | International Business Machines Corporation | Method for making DRAM capacitor strap |
| US6451648B1 (en) | 1999-01-20 | 2002-09-17 | International Business Machines Corporation | Process for buried-strap self-aligned to deep storage trench |
| US6140175A (en) * | 1999-03-03 | 2000-10-31 | International Business Machines Corporation | Self-aligned deep trench DRAM array device |
| US6184107B1 (en) | 1999-03-17 | 2001-02-06 | International Business Machines Corp. | Capacitor trench-top dielectric for self-aligned device isolation |
| US6724088B1 (en) | 1999-04-20 | 2004-04-20 | International Business Machines Corporation | Quantum conductive barrier for contact to shallow diffusion region |
| US6228706B1 (en) | 1999-08-26 | 2001-05-08 | International Business Machines Corporation | Vertical DRAM cell with TFT over trench capacitor |
| US6380575B1 (en) | 1999-08-31 | 2002-04-30 | International Business Machines Corporation | DRAM trench cell |
| US6399434B1 (en) | 2000-04-26 | 2002-06-04 | International Business Machines Corporation | Doped structures containing diffusion barriers |
| US6369419B1 (en) | 2000-06-23 | 2002-04-09 | International Business Machines Corporation | Self-aligned near surface strap for high density trench DRAMS |
| US6503798B1 (en) | 2000-06-30 | 2003-01-07 | International Business Machines Corporation | Low resistance strap for high density trench DRAMS |
| US6566227B2 (en) * | 2001-08-13 | 2003-05-20 | Infineon Technologies Ag | Strap resistance using selective oxidation to cap DT poly before STI etch |
| US6406970B1 (en) * | 2001-08-31 | 2002-06-18 | Infineon Technologies North America Corp. | Buried strap formation without TTO deposition |
| US6716734B2 (en) | 2001-09-28 | 2004-04-06 | Infineon Technologies Ag | Low temperature sidewall oxidation of W/WN/poly-gatestack |
| DE10208774B4 (de) * | 2002-02-28 | 2005-09-15 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicherzelle |
| US6936512B2 (en) * | 2002-09-27 | 2005-08-30 | International Business Machines Corporation | Semiconductor method and structure for simultaneously forming a trench capacitor dielectric and trench sidewall device dielectric |
| TWI222720B (en) * | 2003-09-19 | 2004-10-21 | Promos Technologies Inc | DRAM process and structure |
| US6979613B1 (en) * | 2003-11-16 | 2005-12-27 | Nanya Technology Corp. | Method for fabricating a trench capacitor of DRAM |
| KR100734088B1 (ko) * | 2006-05-30 | 2007-07-02 | 주식회사 하이닉스반도체 | 트랜지스터의 제조방법 |
| US8193067B2 (en) | 2009-12-03 | 2012-06-05 | International Business Machines Corporation | Integrated circuit and a method using integrated process steps to form deep trench isolation structures and deep trench capacitor structures for the integrated circuit |
| US8293625B2 (en) | 2011-01-19 | 2012-10-23 | International Business Machines Corporation | Structure and method for hard mask removal on an SOI substrate without using CMP process |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06120446A (ja) * | 1992-10-02 | 1994-04-28 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JPH06209088A (ja) * | 1993-01-11 | 1994-07-26 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US5389559A (en) * | 1993-12-02 | 1995-02-14 | International Business Machines Corporation | Method of forming integrated interconnect for very high density DRAMs |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3619804A (en) * | 1969-01-23 | 1971-11-09 | Wilcox Electric Co Inc | Frequency discriminator using an intermittently phase-locked loop |
| US4310805A (en) * | 1979-12-13 | 1982-01-12 | General Electric Company | Phase-locked loop stabilized by a crystal oscillator |
| GB2117198A (en) * | 1982-03-19 | 1983-10-05 | Philips Electronic Associated | Frequency synthesiser |
| JPS60126861A (ja) * | 1983-12-13 | 1985-07-06 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62136069A (ja) * | 1985-12-10 | 1987-06-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US4860070A (en) * | 1987-01-09 | 1989-08-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device comprising trench memory cells |
| JPS63196071A (ja) * | 1987-02-10 | 1988-08-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0620108B2 (ja) * | 1987-03-23 | 1994-03-16 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US4912535A (en) * | 1987-08-08 | 1990-03-27 | Mitsubishi Denki Kabushiki Kaisha | Trench type semiconductor memory device having side wall contact |
| US5049518A (en) * | 1988-12-20 | 1991-09-17 | Matsushita Electric Industrial Co., Ltd. | Method of making a trench dram cell |
| US5057887A (en) * | 1989-05-14 | 1991-10-15 | Texas Instruments Incorporated | High density dynamic ram cell |
| US5065273A (en) * | 1990-12-04 | 1991-11-12 | International Business Machines Corporation | High capacity DRAM trench capacitor and methods of fabricating same |
| KR100274555B1 (ko) * | 1991-06-26 | 2000-12-15 | 윌리엄 비. 켐플러 | 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법 |
| DE4125199C2 (de) * | 1991-07-30 | 1994-04-28 | Siemens Ag | Kompakte Halbleiterspeicheranordnung, Verfahren zu deren Herstellung und Speichermatrix |
| US5214603A (en) * | 1991-08-05 | 1993-05-25 | International Business Machines Corporation | Folded bitline, ultra-high density dynamic random access memory having access transistors stacked above trench storage capacitors |
| KR970001894B1 (en) * | 1991-09-13 | 1997-02-18 | Nippon Electric Kk | Semiconductor memory device |
| US5170243A (en) * | 1991-11-04 | 1992-12-08 | International Business Machines Corporation | Bit line configuration for semiconductor memory |
| JPH07112049B2 (ja) * | 1992-01-09 | 1995-11-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法 |
| US5258318A (en) * | 1992-05-15 | 1993-11-02 | International Business Machines Corporation | Method of forming a BiCMOS SOI wafer having thin and thick SOI regions of silicon |
| US5382541A (en) * | 1992-08-26 | 1995-01-17 | Harris Corporation | Method for forming recessed oxide isolation containing deep and shallow trenches |
| US5406590A (en) * | 1992-10-23 | 1995-04-11 | Compaq Computer Corporation | Method of and apparatus for correcting edge placement errors in multiplying phase locked loop circuits |
| US5360758A (en) * | 1993-12-03 | 1994-11-01 | International Business Machines Corporation | Self-aligned buried strap for trench type DRAM cells |
| US5384277A (en) * | 1993-12-17 | 1995-01-24 | International Business Machines Corporation | Method for forming a DRAM trench cell capacitor having a strap connection |
| US5539229A (en) * | 1994-12-28 | 1996-07-23 | International Business Machines Corporation | MOSFET with raised STI isolation self-aligned to the gate stack |
| US6252267B1 (en) * | 1994-12-28 | 2001-06-26 | International Business Machines Corporation | Five square folded-bitline DRAM cell |
| US5606188A (en) * | 1995-04-26 | 1997-02-25 | International Business Machines Corporation | Fabrication process and structure for a contacted-body silicon-on-insulator dynamic random access memory |
-
1995
- 1995-12-20 US US08/575,311 patent/US5614431A/en not_active Expired - Fee Related
-
1996
- 1996-10-15 KR KR1019960046027A patent/KR100265081B1/ko not_active IP Right Cessation
- 1996-11-19 EP EP96308375A patent/EP0780895A3/en not_active Withdrawn
- 1996-12-16 JP JP33526996A patent/JP3640486B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-15 US US08/950,676 patent/US5874758A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06120446A (ja) * | 1992-10-02 | 1994-04-28 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JPH06209088A (ja) * | 1993-01-11 | 1994-07-26 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US5389559A (en) * | 1993-12-02 | 1995-02-14 | International Business Machines Corporation | Method of forming integrated interconnect for very high density DRAMs |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3640486B2 (ja) | 2005-04-20 |
| EP0780895A2 (en) | 1997-06-25 |
| US5874758A (en) | 1999-02-23 |
| EP0780895A3 (en) | 1999-06-16 |
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