JPH09199688A - 拡張トランジスタをもたらす埋込みストラップ・トレンチ・メモリ・セル - Google Patents
拡張トランジスタをもたらす埋込みストラップ・トレンチ・メモリ・セルInfo
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- JPH09199688A JPH09199688A JP8335269A JP33526996A JPH09199688A JP H09199688 A JPH09199688 A JP H09199688A JP 8335269 A JP8335269 A JP 8335269A JP 33526996 A JP33526996 A JP 33526996A JP H09199688 A JPH09199688 A JP H09199688A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H01L27/105—
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/907—Folded bit line dram configuration
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 リソグラフィ・フィーチャ２つ分のトランス
ファ・デバイス・チャネル長を可能にする８平方折返し
ビット線ＤＲＡＭセル用のプロセス・シーケンス、セル
構造、およびセル・レイアウトを提供する。 【解決手段】 従来の処理技法を使用し、従来の構造を
使用する。このセルは、１つの追加マスク（ＧＰＣ）と
最小限の追加処理のみ必要とする。プロセス・シーケン
スは、深いトレンチ（ＤＴ）の処理と、それに続くＳｉ
Ｏ2の付着、平坦化、およびパッド・ストリップから始
まる。次に、ゲートＳｉＯ2、ポリシリコン、パッドが
付着される。この構造は、浅いトレンチ分離マスクを使
用してエッチングされ、ＳｉＯ2が充填される。平坦化
後、薄い絶縁体が付着され、ゲート・ポリ・コンタクト
・マスクによってもう一度この構造がエッチングされ
る。次に、ゲート導体が付着される。最終エッチング
後、配線が追加される。
ファ・デバイス・チャネル長を可能にする８平方折返し
ビット線ＤＲＡＭセル用のプロセス・シーケンス、セル
構造、およびセル・レイアウトを提供する。 【解決手段】 従来の処理技法を使用し、従来の構造を
使用する。このセルは、１つの追加マスク（ＧＰＣ）と
最小限の追加処理のみ必要とする。プロセス・シーケン
スは、深いトレンチ（ＤＴ）の処理と、それに続くＳｉ
Ｏ2の付着、平坦化、およびパッド・ストリップから始
まる。次に、ゲートＳｉＯ2、ポリシリコン、パッドが
付着される。この構造は、浅いトレンチ分離マスクを使
用してエッチングされ、ＳｉＯ2が充填される。平坦化
後、薄い絶縁体が付着され、ゲート・ポリ・コンタクト
・マスクによってもう一度この構造がエッチングされ
る。次に、ゲート導体が付着される。最終エッチング
後、配線が追加される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、集積
回路ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）に関し、より具体的には、ＤＲＡＭセル・サイズ
の低減を達成するプロセス・シーケンス、セル構造、お
よびセル・レイアウトに関する。
回路ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）に関し、より具体的には、ＤＲＡＭセル・サイズ
の低減を達成するプロセス・シーケンス、セル構造、お
よびセル・レイアウトに関する。
【０００２】
【従来の技術】半導体デバイスの製造は、デバイス基板
の表面上にコンピュータ支援設計（ＣＡＤ）で生成した
パターンを正確に転写することに依存している。通常、
転写プロセスは、光リソグラフィとそれに続く様々な減
法プロセス（エッチング）、加法プロセス（付着）、材
料改変プロセス（たとえば、酸化、イオン注入など）を
使用して行われる。光リソグラフィのパターン化は、金
属層にエッチングしたコンピュータ生成パターンの拡大
イメージを含むフォトマスクと呼ばれる金属被覆水晶板
の照射を行うものである。この照射を施したイメージ
は、サイズが低減され、デバイス基板上の感光充填物ム
にパターン化される。
の表面上にコンピュータ支援設計（ＣＡＤ）で生成した
パターンを正確に転写することに依存している。通常、
転写プロセスは、光リソグラフィとそれに続く様々な減
法プロセス（エッチング）、加法プロセス（付着）、材
料改変プロセス（たとえば、酸化、イオン注入など）を
使用して行われる。光リソグラフィのパターン化は、金
属層にエッチングしたコンピュータ生成パターンの拡大
イメージを含むフォトマスクと呼ばれる金属被覆水晶板
の照射を行うものである。この照射を施したイメージ
は、サイズが低減され、デバイス基板上の感光充填物ム
にパターン化される。
【０００３】必要な密度を達成するため、１Ｇビット時
代のＤＲＡＭでは、リソグラフィ・フィーチャサイズの
２乗の約８倍の面積のセルが必要になる。従来の「８平
方」折返しビット線ＤＲＡＭセルでは、リソグラフィ・
フィーチャ１つ分のトランスファ・デバイス・チャネル
長を必要とする。しかし、トランスファ・デバイス・チ
ャネル長がこの時間フレーム内でリソグラフィ・フィー
チャ１つ分（約０．１８μｍ）にスケーリングする見込
みはなさそうである。
代のＤＲＡＭでは、リソグラフィ・フィーチャサイズの
２乗の約８倍の面積のセルが必要になる。従来の「８平
方」折返しビット線ＤＲＡＭセルでは、リソグラフィ・
フィーチャ１つ分のトランスファ・デバイス・チャネル
長を必要とする。しかし、トランスファ・デバイス・チ
ャネル長がこの時間フレーム内でリソグラフィ・フィー
チャ１つ分（約０．１８μｍ）にスケーリングする見込
みはなさそうである。
【０００４】
【発明が解決しようとする課題】したがって、本発明の
一目的は、リソグラフィ・フィーチャ２つ分のトランス
ファ・デバイス・チャネル長を可能にする８平方折返し
ビット線ＤＲＡＭセル用のプロセス・シーケンス、セル
構造、およびセル・レイアウトを提供することにある。
一目的は、リソグラフィ・フィーチャ２つ分のトランス
ファ・デバイス・チャネル長を可能にする８平方折返し
ビット線ＤＲＡＭセル用のプロセス・シーケンス、セル
構造、およびセル・レイアウトを提供することにある。
【０００５】また、本発明の一目的は、深いトレンチの
カラー（collar）またはキャップの付着の解消、あるい
はワード線間キャパシタンスの低減を可能にするよう
な、プロセス・シーケンスを提供することにもある。
カラー（collar）またはキャップの付着の解消、あるい
はワード線間キャパシタンスの低減を可能にするよう
な、プロセス・シーケンスを提供することにもある。
【０００６】
【課題を解決するための手段】本発明によれば、リソグ
ラフィ・フィーチャ２つ分のトランスファ・デバイス・
チャネル長を可能にする８平方折返しビット線ＤＲＡＭ
セル用のプロセス・シーケンス、セル構造、およびセル
・レイアウトが提供される。本発明の方法によって作成
されるセルでは、８平方折返しビット線ＤＲＡＭセル中
に２リソグラフィ・フィーチャのトランスファ・デバイ
ス・チャネル長が可能になる。この方法では、スペーサ
定義のフィーチャのない従来の処理技法を使用し、従来
の構造を使用する。このセルは、１つの追加マスク（ゲ
ート・ポリ・コンタクト（ＧＰＣ）マスク）と最小限の
追加処理のみ必要とする。
ラフィ・フィーチャ２つ分のトランスファ・デバイス・
チャネル長を可能にする８平方折返しビット線ＤＲＡＭ
セル用のプロセス・シーケンス、セル構造、およびセル
・レイアウトが提供される。本発明の方法によって作成
されるセルでは、８平方折返しビット線ＤＲＡＭセル中
に２リソグラフィ・フィーチャのトランスファ・デバイ
ス・チャネル長が可能になる。この方法では、スペーサ
定義のフィーチャのない従来の処理技法を使用し、従来
の構造を使用する。このセルは、１つの追加マスク（ゲ
ート・ポリ・コンタクト（ＧＰＣ）マスク）と最小限の
追加処理のみ必要とする。
【０００７】プロセス・シーケンスは、深いトレンチ
（ＤＴ）の処理と、それに続くＳｉＯ2の付着、平坦
化、およびパッド・ストリップの付着から始まる。次
に、ゲートＳｉＯ2、ポリシリコン、パッドが付着され
る。この構造は、浅いトレンチ分離マスクを使用してエ
ッチングされ、ＳｉＯ2が充填される。平坦化後、薄い
絶縁体が付着され、ゲート・ポリ・コンタクト・マスク
によってもう一度この構造がエッチングされる。次に、
ゲート導体が付着される。最終エッチング後、配線が追
加される。
（ＤＴ）の処理と、それに続くＳｉＯ2の付着、平坦
化、およびパッド・ストリップの付着から始まる。次
に、ゲートＳｉＯ2、ポリシリコン、パッドが付着され
る。この構造は、浅いトレンチ分離マスクを使用してエ
ッチングされ、ＳｉＯ2が充填される。平坦化後、薄い
絶縁体が付着され、ゲート・ポリ・コンタクト・マスク
によってもう一度この構造がエッチングされる。次に、
ゲート導体が付着される。最終エッチング後、配線が追
加される。
【０００８】
【発明の実施の形態】プロセス・シーケンスの概要を以
下に示す。注入マスクのように本発明にとって重要では
ない所与のステップは省略されており、適宜、挿入する
ことができる。
下に示す。注入マスクのように本発明にとって重要では
ない所与のステップは省略されており、適宜、挿入する
ことができる。
【０００９】次に添付図面、特に図１を参照すると、同
図には本発明のステップを示す流れ図が示されている。
まず、ブロック１では、セルに対して深いトレンチ（Ｄ
Ｔ）の処理が施される。これは、ＮウェルとＰウェルを
形成し、続いて研磨止めとして保護窒化物を付着するこ
とによって、達成される。基板に深いトレンチをエッチ
ングし、トレンチ表面に沿って絶縁体を形成することに
よって、トレンチ・キャパシタが形成される。トレンチ
は、ドーピングしたポリシリコンで充填される。このポ
リシリコンは第１のレベルまでくぼみが設けられ、絶縁
カラー（collar）が付着され、エッチングされる。第１
のレベルの上に、導電ポリシリコンの第２の層が付着さ
れ、くぼみが設けられる。このくぼみのために、ストラ
ップを形成できるように、表面の下までポリシリコンが
エッチングされる。
図には本発明のステップを示す流れ図が示されている。
まず、ブロック１では、セルに対して深いトレンチ（Ｄ
Ｔ）の処理が施される。これは、ＮウェルとＰウェルを
形成し、続いて研磨止めとして保護窒化物を付着するこ
とによって、達成される。基板に深いトレンチをエッチ
ングし、トレンチ表面に沿って絶縁体を形成することに
よって、トレンチ・キャパシタが形成される。トレンチ
は、ドーピングしたポリシリコンで充填される。このポ
リシリコンは第１のレベルまでくぼみが設けられ、絶縁
カラー（collar）が付着され、エッチングされる。第１
のレベルの上に、導電ポリシリコンの第２の層が付着さ
れ、くぼみが設けられる。このくぼみのために、ストラ
ップを形成できるように、表面の下までポリシリコンが
エッチングされる。
【００１０】この第１のステップ後の構造を図２に示
す。図２には、深いトレンチの処理後のセルの断面図が
示されている。また、周辺１１領域とアレイ１２領域の
両方が示されている。アレイ領域１２では、Ｐウェル１
３とＮ＋埋込みプレート１４がトレンチ１５を取り囲ん
でいる。Ｐウェル１３の上にはパッド１６が付着されて
いる。トレンチ１５内には、ノード誘電体１７とポリシ
リコン充填物１８が付着されている。カラー（collar）
１９と第２のポリシリコン充填物２０はトレンチ１５の
次の領域を充填している。トレンチ１５の一番上の層に
は、ストラップ・ポリシリコン２１が付着されている。
す。図２には、深いトレンチの処理後のセルの断面図が
示されている。また、周辺１１領域とアレイ１２領域の
両方が示されている。アレイ領域１２では、Ｐウェル１
３とＮ＋埋込みプレート１４がトレンチ１５を取り囲ん
でいる。Ｐウェル１３の上にはパッド１６が付着されて
いる。トレンチ１５内には、ノード誘電体１７とポリシ
リコン充填物１８が付着されている。カラー（collar）
１９と第２のポリシリコン充填物２０はトレンチ１５の
次の領域を充填している。トレンチ１５の一番上の層に
は、ストラップ・ポリシリコン２１が付着されている。
【００１１】図１に戻ると、次にブロック２に示すよう
に、ＳｉＯ2トレンチ・キャップ付着、平坦化、パッド
・ストリップが行われる。このステップ後の構造を図３
に示す。図３では、ポリシリコン２１の上のトレンチ１
５内にＳｉＯ2トレンチ・キャップ２２が付着されてい
る。トレンチ・キャップ２２の付着後、トレンチ・キャ
ップ２２が平坦化され、パッド１６が除去される。図１
のブロック３に示す第３のステップでは、ゲートＳｉＯ
2、ゲート・ポリシリコン、パッドが付着される。図４
では、ゲートＳｉＯ2２３とゲート・ポリシリコン２４
が付着されている。新しいパッド２５が構造全体を覆っ
ている。
に、ＳｉＯ2トレンチ・キャップ付着、平坦化、パッド
・ストリップが行われる。このステップ後の構造を図３
に示す。図３では、ポリシリコン２１の上のトレンチ１
５内にＳｉＯ2トレンチ・キャップ２２が付着されてい
る。トレンチ・キャップ２２の付着後、トレンチ・キャ
ップ２２が平坦化され、パッド１６が除去される。図１
のブロック３に示す第３のステップでは、ゲートＳｉＯ
2、ゲート・ポリシリコン、パッドが付着される。図４
では、ゲートＳｉＯ2２３とゲート・ポリシリコン２４
が付着されている。新しいパッド２５が構造全体を覆っ
ている。
【００１２】図１のブロック４に示す第４のステップ
は、浅いトレンチ分離（ＳＴＩ）マスクによるエッチン
グ、ＳｉＯ2による充填、平坦化、パッド・ストリップ
の追加である。この第４のステップについては図５に示
す。この場合、構造のエッチングの際にＳＴＩマスクが
使用されている。このエッチング後、ＳＴＩ ＳｉＯ2
充填物２６が付着され、平坦化される。パッド２５は除
去されている。ストラップ・ポリシリコン２１の付着後
の熱処理により、ドーパントがトレンチから外に拡散
し、Ｎストラップ外方拡散２７が形成される。この拡散
は、ＤＲＡＭセルのノード拡散として機能する。
は、浅いトレンチ分離（ＳＴＩ）マスクによるエッチン
グ、ＳｉＯ2による充填、平坦化、パッド・ストリップ
の追加である。この第４のステップについては図５に示
す。この場合、構造のエッチングの際にＳＴＩマスクが
使用されている。このエッチング後、ＳＴＩ ＳｉＯ2
充填物２６が付着され、平坦化される。パッド２５は除
去されている。ストラップ・ポリシリコン２１の付着後
の熱処理により、ドーパントがトレンチから外に拡散
し、Ｎストラップ外方拡散２７が形成される。この拡散
は、ＤＲＡＭセルのノード拡散として機能する。
【００１３】図１のブロック５に示す第５のステップで
は、薄い絶縁体（３０ｎｍのＳｉＯ2）が付着され、ゲ
ート・ポリ・コンタクト（ＧＰＣ）マスクによってエッ
チングされる。図６では、薄い絶縁体２８が付着されて
いる。ＧＰＣマスクは、周辺領域から薄い絶縁体２８を
完全に除去し、標準のＣＭＯＳ構造の形成を可能にする
ように設計されている。アレイ内のＧＰＣマスクは、１
辺あたりリソグラフィ・フィーチャが約２つ分の大きさ
で、ビット線コンタクトになる部分の上に中心が置かれ
た四角い領域から薄い絶縁体２８を除去するように設計
されている。
は、薄い絶縁体（３０ｎｍのＳｉＯ2）が付着され、ゲ
ート・ポリ・コンタクト（ＧＰＣ）マスクによってエッ
チングされる。図６では、薄い絶縁体２８が付着されて
いる。ＧＰＣマスクは、周辺領域から薄い絶縁体２８を
完全に除去し、標準のＣＭＯＳ構造の形成を可能にする
ように設計されている。アレイ内のＧＰＣマスクは、１
辺あたりリソグラフィ・フィーチャが約２つ分の大きさ
で、ビット線コンタクトになる部分の上に中心が置かれ
た四角い領域から薄い絶縁体２８を除去するように設計
されている。
【００１４】図１のブロック６に示す第６のステップで
は、ゲート導体（ＧＣ、ポリシリコン、またはＷＳ
ｉx）とＧＣキャップ（Ｓｉ3Ｎ4）が付着される。この
第６のステップについては図７に示す。ゲート導体２９
とゲート導体キャップ３０が付着されている。この時点
でアレイの表面は、ほぼ薄い絶縁体２８の厚さ分（３０
ｎｍ）だけ周辺領域の表面より高くなっている。この厚
さは、後続処理で障害が発生しないように十分薄くなる
ように選ばれている。
は、ゲート導体（ＧＣ、ポリシリコン、またはＷＳ
ｉx）とＧＣキャップ（Ｓｉ3Ｎ4）が付着される。この
第６のステップについては図７に示す。ゲート導体２９
とゲート導体キャップ３０が付着されている。この時点
でアレイの表面は、ほぼ薄い絶縁体２８の厚さ分（３０
ｎｍ）だけ周辺領域の表面より高くなっている。この厚
さは、後続処理で障害が発生しないように十分薄くなる
ように選ばれている。
【００１５】図１のブロック７に示す第７のステップで
は、ＧＣマスクを使用してゲート導体がエッチングされ
る。これについては図８に示す。まず、ＧＣマスクを使
用してゲート導体キャップ３０がエッチングされる。次
に、マスキング・フォトレジストが除去され、ゲート導
体２９とゲート・ポリシリコン２４が選択的にＳｉ3Ｎ4
およびＳｉＯ2までエッチングされる。この構造の各種
領域では、このエッチングがゲート・キャップ３０、ゲ
ートＳｉＯ2２３、薄い絶縁体２８、またはＳＴＩ充填
物２６で停止する。
は、ＧＣマスクを使用してゲート導体がエッチングされ
る。これについては図８に示す。まず、ＧＣマスクを使
用してゲート導体キャップ３０がエッチングされる。次
に、マスキング・フォトレジストが除去され、ゲート導
体２９とゲート・ポリシリコン２４が選択的にＳｉ3Ｎ4
およびＳｉＯ2までエッチングされる。この構造の各種
領域では、このエッチングがゲート・キャップ３０、ゲ
ートＳｉＯ2２３、薄い絶縁体２８、またはＳＴＩ充填
物２６で停止する。
【００１６】ブロック８に示す最終ステップは、スペー
サ、接合部、不動態層、コンタクトの追加である。これ
については図９に示す。ゲートの側壁上にＳｉＯ2／Ｓ
ｉ3Ｎ4のスペーサ３３が構築される。注入／拡散によっ
てソース／ドレイン拡散３２が形成される。不動態／エ
ッチ・ストップ層（Ｓｉ3Ｎ4）３６と第１の絶縁体（Ｓ
ｉＯ2）３５が付着される。この第１の絶縁体３５によ
りビット線コンタクト開口部がエッチングされ、不動態
／エッチ・ストップ層３６で止まる。次に、この不動態
／エッチ・ストップ層がエッチングされ、ビット線コン
タクト拡散３２への接触が可能になり、ビット線コンタ
クト開口部内のゲート側壁上に不動態／エッチ・ストッ
プ材料からなる追加スペーサ３４が残る。
サ、接合部、不動態層、コンタクトの追加である。これ
については図９に示す。ゲートの側壁上にＳｉＯ2／Ｓ
ｉ3Ｎ4のスペーサ３３が構築される。注入／拡散によっ
てソース／ドレイン拡散３２が形成される。不動態／エ
ッチ・ストップ層（Ｓｉ3Ｎ4）３６と第１の絶縁体（Ｓ
ｉＯ2）３５が付着される。この第１の絶縁体３５によ
りビット線コンタクト開口部がエッチングされ、不動態
／エッチ・ストップ層３６で止まる。次に、この不動態
／エッチ・ストップ層がエッチングされ、ビット線コン
タクト拡散３２への接触が可能になり、ビット線コンタ
クト開口部内のゲート側壁上に不動態／エッチ・ストッ
プ材料からなる追加スペーサ３４が残る。
【００１７】本発明の第２の実施例を図１０に示す。こ
の場合は絶縁体上シリコン（ＳＯＩ）基板から始め、図
９に示すセルを構築するために使用したシーケンスを使
用する。ＳＯＩ基板の使用により、ＤＴカラーの解消
と、プレート、ウェル、分離処理の潜在的な単純化を可
能にする。図１０に示すように、この構造は図９の構造
と同様であるが、開始基板がＳＯＩ基板である点が異な
っている。この場合、ＳＴＩの底部は、デバイス・シリ
コン層の下部表面と同じくらい浅くすることができ、ト
レンチ・カラーを解消することもできる。というのは、
トレンチの側壁上の垂直寄生電界効果トランジスタ（Ｆ
ＥＴ）が除去されているからである。
の場合は絶縁体上シリコン（ＳＯＩ）基板から始め、図
９に示すセルを構築するために使用したシーケンスを使
用する。ＳＯＩ基板の使用により、ＤＴカラーの解消
と、プレート、ウェル、分離処理の潜在的な単純化を可
能にする。図１０に示すように、この構造は図９の構造
と同様であるが、開始基板がＳＯＩ基板である点が異な
っている。この場合、ＳＴＩの底部は、デバイス・シリ
コン層の下部表面と同じくらい浅くすることができ、ト
レンチ・カラーを解消することもできる。というのは、
トレンチの側壁上の垂直寄生電界効果トランジスタ（Ｆ
ＥＴ）が除去されているからである。
【００１８】本発明の第３の実施例を図１１に示す。Ｓ
ｉＯ2、ゲート・ポリシリコン、パッドが先に付着さ
れ、続いて深いトレンチの処理が行われるように、列挙
したプロセス・ステップが再配置されている。図１に示
すステップ２は除去され、ワード線間キャパシタンスが
減少する。深いトレンチの処理後、プロセス・ステップ
は図１に示す順にステップ４〜８へ進む。ゲート付着は
ＤＴ処理の前に置かれているが、これは他の理由（熱供
給（thermal budget））から望ましくない場合もある。
図１１に示すように、図示の構造は図９の構造と同様で
あるが、ゲート・ポリシリコンがトレンチの上に重なら
ない点が異なっている。この違いの結果、ゲート・ポリ
シリコンと通過ワード線との間の重なり領域が低減さ
れ、ワード線と通過ワード線との間のキャパシタンスが
低減される。
ｉＯ2、ゲート・ポリシリコン、パッドが先に付着さ
れ、続いて深いトレンチの処理が行われるように、列挙
したプロセス・ステップが再配置されている。図１に示
すステップ２は除去され、ワード線間キャパシタンスが
減少する。深いトレンチの処理後、プロセス・ステップ
は図１に示す順にステップ４〜８へ進む。ゲート付着は
ＤＴ処理の前に置かれているが、これは他の理由（熱供
給（thermal budget））から望ましくない場合もある。
図１１に示すように、図示の構造は図９の構造と同様で
あるが、ゲート・ポリシリコンがトレンチの上に重なら
ない点が異なっている。この違いの結果、ゲート・ポリ
シリコンと通過ワード線との間の重なり領域が低減さ
れ、ワード線と通過ワード線との間のキャパシタンスが
低減される。
【００１９】第４の実施例では、プロセス・ステップが
もう一度再配置されている。プロセス・ステップは、図
１のステップ１のように深いトレンチの処理から始ま
る。次に、図１のステップ４のように、セルが浅いトレ
ンチ分離マスクでエッチングされ、ＳｉＯ2で充填され
る。ただし、ＳＴＩ充填物はＳｉ表面よりかなり上のレ
ベルまで平坦化され（たとえば、１００ｎｍで、１５ｎ
ｍ程度まで可能である）、ゲートＳｉＯ2とゲート・ポ
リシリコンが付着され、ゲート・ポリシリコンはＳＴＩ
の最上部まで平坦化される（周辺部については平坦化マ
スクが必要な場合もある）。前述のステップから理解で
きるように、ＳＴＩ充填物が平坦化される高さによっ
て、ポリシリコンの高さが決まる。次に、プロセスは図
１のステップ５〜８の通りに進む。
もう一度再配置されている。プロセス・ステップは、図
１のステップ１のように深いトレンチの処理から始ま
る。次に、図１のステップ４のように、セルが浅いトレ
ンチ分離マスクでエッチングされ、ＳｉＯ2で充填され
る。ただし、ＳＴＩ充填物はＳｉ表面よりかなり上のレ
ベルまで平坦化され（たとえば、１００ｎｍで、１５ｎ
ｍ程度まで可能である）、ゲートＳｉＯ2とゲート・ポ
リシリコンが付着され、ゲート・ポリシリコンはＳＴＩ
の最上部まで平坦化される（周辺部については平坦化マ
スクが必要な場合もある）。前述のステップから理解で
きるように、ＳＴＩ充填物が平坦化される高さによっ
て、ポリシリコンの高さが決まる。次に、プロセスは図
１のステップ５〜８の通りに進む。
【００２０】本発明の方法によって構築したセルにとっ
て有利な点は数多くある。本発明の方法によって作成さ
れたセルでは、８平方折返しビット線ＤＲＡＭセル中に
２リソグラフィ・フィーチャのトランスファ・デバイス
・チャネル長が可能になる。このセルは、側壁イメージ
技法を使用せずに、従来のプレーナ・デバイスを使用し
て製造される。この方法では、スペーサ定義のフィーチ
ャのない従来の処理技法を使用し、従来の構造（たとえ
ば、垂直デバイスなし）を使用する。周辺領域には、従
来の相補型金属酸化膜半導体（ＣＭＯＳ）構造が構築さ
れる。このセルは、１つの追加マスク（ＧＰＣ）と最小
限の追加処理のみ必要とする。
て有利な点は数多くある。本発明の方法によって作成さ
れたセルでは、８平方折返しビット線ＤＲＡＭセル中に
２リソグラフィ・フィーチャのトランスファ・デバイス
・チャネル長が可能になる。このセルは、側壁イメージ
技法を使用せずに、従来のプレーナ・デバイスを使用し
て製造される。この方法では、スペーサ定義のフィーチ
ャのない従来の処理技法を使用し、従来の構造（たとえ
ば、垂直デバイスなし）を使用する。周辺領域には、従
来の相補型金属酸化膜半導体（ＣＭＯＳ）構造が構築さ
れる。このセルは、１つの追加マスク（ＧＰＣ）と最小
限の追加処理のみ必要とする。
【００２１】ＤＴ内で第２および第３のポリシリコンく
ぼみエッチングを行う際に、ＳＴＩ平坦化パッドが所定
の位置に存在しない。したがって、ＤＴ側壁上の埋込み
ストラップ開口部の深さがより制御しやすくなる。ま
た、この特徴により、ＳＴＩの深さをより浅くすること
もできる。ＳＴＩは、Ｓｉ表面よりかなり上のレベルま
で平坦化されるので、この構造の特性はＳＴＩ平坦化許
容誤差に対する感度が低くなる。ゲート・ポリシリコン
はデバイスのＳＴＩバウンド・エッジを取り囲んでいな
いので、この取り囲みの深さに対するデバイス特性の依
存状態が解消される。ＳＴＩ充填後、ＳＴＩバウンド拡
散エッジは露出されないので、接合エッジ不動態の改善
が期待できる。ビット線コンタクト（ＣＢ）エッチ・ス
トップＳｉ3Ｎ4はＳＴＩバウンド接合エッジの上に重な
らないので、エッチ保護の上のＣＢの増加が期待でき
る。また、ノード拡散は埋込みストラップ外方拡散によ
ってのみ形成され、ノードへの接合注入がまったくない
ので、このセルの保持特性は、ノード拡散の縮小とノー
ド拡散での注入損傷なしという２つの理由から改善され
る可能性がある。
ぼみエッチングを行う際に、ＳＴＩ平坦化パッドが所定
の位置に存在しない。したがって、ＤＴ側壁上の埋込み
ストラップ開口部の深さがより制御しやすくなる。ま
た、この特徴により、ＳＴＩの深さをより浅くすること
もできる。ＳＴＩは、Ｓｉ表面よりかなり上のレベルま
で平坦化されるので、この構造の特性はＳＴＩ平坦化許
容誤差に対する感度が低くなる。ゲート・ポリシリコン
はデバイスのＳＴＩバウンド・エッジを取り囲んでいな
いので、この取り囲みの深さに対するデバイス特性の依
存状態が解消される。ＳＴＩ充填後、ＳＴＩバウンド拡
散エッジは露出されないので、接合エッジ不動態の改善
が期待できる。ビット線コンタクト（ＣＢ）エッチ・ス
トップＳｉ3Ｎ4はＳＴＩバウンド接合エッジの上に重な
らないので、エッチ保護の上のＣＢの増加が期待でき
る。また、ノード拡散は埋込みストラップ外方拡散によ
ってのみ形成され、ノードへの接合注入がまったくない
ので、このセルの保持特性は、ノード拡散の縮小とノー
ド拡散での注入損傷なしという２つの理由から改善され
る可能性がある。
【００２２】好ましい実施例に関して本発明を説明して
きたが、当業者には、特許請求の範囲の精神および範囲
内で変更して本発明を実施することができることが分か
るだろう。
きたが、当業者には、特許請求の範囲の精神および範囲
内で変更して本発明を実施することができることが分か
るだろう。
【００２３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２４】（１）８平方折返しビット線ダイナミック
・ランダム・アクセス・メモリにおいてリソグラフィ・
フィーチャ２つ分のプレーナ・トランスファ・デバイス
・チャネル長を有するメモリ・セル。 （２）メモリ・セル構造を製造する方法において、トレ
ンチと、分離領域と、ゲートＳｉＯ2およびゲート・ポ
リシリコンで覆われた活性領域とを備えて作成されたセ
ルを用意するステップと、薄い絶縁体を付着するステッ
プと、ゲート・ポリシリコン・コンタクト・マスクによ
り前記絶縁体をエッチングするステップと、ゲート導体
およびゲート導体キャップを付着するステップと、前記
ゲートＳｉＯ2で止まる前記ゲート導体キャップ、ゲー
ト導体、ゲート・ポリシリコンをゲート導体マスクによ
りエッチングするステップと、スペーサ、接合部、不動
態層、コンタクト、配線を追加するステップとを含む方
法。 （３）処理すべきセルを用意する前記ステップが、前記
セル上にＳｉＯ2、ゲート・ポリシリコン、パッドを付
着するステップと、前記セルに対して深いトレンチの処
理を施すステップと、浅いトレンチ分離マスクを使用し
てエッチングするステップと、ＳｉＯ2充填物を付着
し、平坦化するステップとを含むことを特徴とする、上
記（２）に記載のメモリ・セル構造を製造する方法。 （４）処理すべきセルを用意する前記ステップが、深い
トレンチの処理によって作成されたセルを用意するステ
ップと、浅いトレンチ分離マスクにより前記セルをエッ
チングするステップと、ＳｉＯ2充填物を付着するステ
ップと、ゲート・ポリシリコンの所望の高さのレベルま
で前記ＳｉＯ2充填物を平坦化するステップと、ゲート
ＳｉＯ2およびゲート・ポリシリコンを付着するステッ
プと、前記所望の高さまで前記ゲート・ポリシリコンを
平坦化するステップとを含むことを特徴とする、上記
（２）に記載のメモリ・セル構造を製造する方法。 （５）処理すべきセルを用意する前記ステップが、深い
トレンチの処理によって作成されたセルを用意するステ
ップと、トレンチ・キャップを付着し、平坦化するステ
ップと、ゲートＳｉＯ2およびゲート・ポリシリコンを
付着するステップと、浅いトレンチ分離マスクを使用し
てエッチングするステップと、ＳｉＯ2充填物を付着
し、平坦化するステップとを含むことを特徴とする、上
記（２）に記載のメモリ・セル構造を製造する方法。
・ランダム・アクセス・メモリにおいてリソグラフィ・
フィーチャ２つ分のプレーナ・トランスファ・デバイス
・チャネル長を有するメモリ・セル。 （２）メモリ・セル構造を製造する方法において、トレ
ンチと、分離領域と、ゲートＳｉＯ2およびゲート・ポ
リシリコンで覆われた活性領域とを備えて作成されたセ
ルを用意するステップと、薄い絶縁体を付着するステッ
プと、ゲート・ポリシリコン・コンタクト・マスクによ
り前記絶縁体をエッチングするステップと、ゲート導体
およびゲート導体キャップを付着するステップと、前記
ゲートＳｉＯ2で止まる前記ゲート導体キャップ、ゲー
ト導体、ゲート・ポリシリコンをゲート導体マスクによ
りエッチングするステップと、スペーサ、接合部、不動
態層、コンタクト、配線を追加するステップとを含む方
法。 （３）処理すべきセルを用意する前記ステップが、前記
セル上にＳｉＯ2、ゲート・ポリシリコン、パッドを付
着するステップと、前記セルに対して深いトレンチの処
理を施すステップと、浅いトレンチ分離マスクを使用し
てエッチングするステップと、ＳｉＯ2充填物を付着
し、平坦化するステップとを含むことを特徴とする、上
記（２）に記載のメモリ・セル構造を製造する方法。 （４）処理すべきセルを用意する前記ステップが、深い
トレンチの処理によって作成されたセルを用意するステ
ップと、浅いトレンチ分離マスクにより前記セルをエッ
チングするステップと、ＳｉＯ2充填物を付着するステ
ップと、ゲート・ポリシリコンの所望の高さのレベルま
で前記ＳｉＯ2充填物を平坦化するステップと、ゲート
ＳｉＯ2およびゲート・ポリシリコンを付着するステッ
プと、前記所望の高さまで前記ゲート・ポリシリコンを
平坦化するステップとを含むことを特徴とする、上記
（２）に記載のメモリ・セル構造を製造する方法。 （５）処理すべきセルを用意する前記ステップが、深い
トレンチの処理によって作成されたセルを用意するステ
ップと、トレンチ・キャップを付着し、平坦化するステ
ップと、ゲートＳｉＯ2およびゲート・ポリシリコンを
付着するステップと、浅いトレンチ分離マスクを使用し
てエッチングするステップと、ＳｉＯ2充填物を付着
し、平坦化するステップとを含むことを特徴とする、上
記（２）に記載のメモリ・セル構造を製造する方法。
【図１】本発明のステップを示す流れ図である。
【図２】深いトレンチの処理後のセル構造の断面図であ
る。
る。
【図３】ＳｉＯ2トレンチ・キャップ付着、平坦化、パ
ッド・ストリップ後のセル構造の断面図である。
ッド・ストリップ後のセル構造の断面図である。
【図４】ゲートＳｉＯ2、ゲート・ポリシリコン、パッ
ドの付着後のセル構造の断面図である。
ドの付着後のセル構造の断面図である。
【図５】浅いトレンチ分離エッチング、平坦化、パッド
・ストリップ後のセル構造の断面図である。
・ストリップ後のセル構造の断面図である。
【図６】薄い絶縁体付着と、ゲート・ポリシリコン・コ
ンタクト（ＧＰＣ）マスクおよびエッチング後のセル構
造の断面図である。
ンタクト（ＧＰＣ）マスクおよびエッチング後のセル構
造の断面図である。
【図７】ゲート導体およびゲート・キャップ付着後のセ
ル構造の断面図である。
ル構造の断面図である。
【図８】ゲート導体マスクおよびエッチング後のセル構
造の断面図である。
造の断面図である。
【図９】スペーサ、接合部、不動態層、コンタクト、配
線後のセル構造の断面図である。
線後のセル構造の断面図である。
【図１０】本発明の代替実施例により構築したセル構造
の断面図である。
の断面図である。
【図１１】本発明の第２および第３の代替実施例により
構築したセル構造の断面図である。
構築したセル構造の断面図である。
【図１２】本発明の実施例によるセル・レイアウトを示
す図である。
す図である。
１１ 周辺 １２ アレイ １３ Ｐウェル １４ Ｎ＋埋込みプレート １５ トレンチ １６ パッド １７ ノード誘電体 １８ ポリシリコン １９ カラー ２０ 第２のポリシリコン充填物 ２１ ストラップ・ポリシリコン ２２ ＳｉＯ2トレンチ・キャップ ２３ ゲートＳｉＯ2 ２４ ゲート・ポリシリコン ２５ パッド ２６ ＳＴＩ ＳｉＯ2充填物 ２７ Ｎストラップ外方拡散 ２８ 薄い絶縁体 ２９ ゲート導体 ３０ キャップ ３１ ＧＣマスク／エッチング ３２ ソース／ドレイン拡散 ３３ スペーサ ３４ 追加スペーサ ３５ 第１の絶縁体 ３６ 不動態／エッチ・ストップ層
Claims (5)
- 【請求項１】８平方折返しビット線ダイナミック・ラン
ダム・アクセス・メモリにおいてリソグラフィ・フィー
チャ２つ分のプレーナ・トランスファ・デバイス・チャ
ネル長を有するメモリ・セル。 - 【請求項２】メモリ・セル構造を製造する方法におい
て、 トレンチと、分離領域と、ゲートＳｉＯ2およびゲート
・ポリシリコンで覆われた活性領域とを備えて作成され
たセルを用意するステップと、 薄い絶縁体を付着するステップと、 ゲート・ポリシリコン・コンタクト・マスクにより前記
絶縁体をエッチングするステップと、 ゲート導体およびゲート導体キャップを付着するステッ
プと、 前記ゲートＳｉＯ2で止まる前記ゲート導体キャップ、
ゲート導体、ゲート・ポリシリコンをゲート導体マスク
によりエッチングするステップと、 スペーサ、接合部、不動態層、コンタクト、配線を追加
するステップとを含む方法。 - 【請求項３】処理すべきセルを用意する前記ステップ
が、 前記セル上にＳｉＯ2、ゲート・ポリシリコン、パッド
を付着するステップと、 前記セルに対して深いトレンチの処理を施すステップ
と、 浅いトレンチ分離マスクを使用してエッチングするステ
ップと、 ＳｉＯ2充填物を付着し、平坦化するステップとを含む
ことを特徴とする、請求項２に記載のメモリ・セル構造
を製造する方法。 - 【請求項４】処理すべきセルを用意する前記ステップ
が、 深いトレンチの処理によって作成されたセルを用意する
ステップと、 浅いトレンチ分離マスクにより前記セルをエッチングす
るステップと、 ＳｉＯ2充填物を付着するステップと、 ゲート・ポリシリコンの所望の高さのレベルまで前記Ｓ
ｉＯ2充填物を平坦化するステップと、 ゲートＳｉＯ2およびゲート・ポリシリコンを付着する
ステップと、 前記所望の高さまで前記ゲート・ポリシリコンを平坦化
するステップとを含むことを特徴とする、請求項２に記
載のメモリ・セル構造を製造する方法。 - 【請求項５】処理すべきセルを用意する前記ステップ
が、 深いトレンチの処理によって作成されたセルを用意する
ステップと、 トレンチ・キャップを付着し、平坦化するステップと、 ゲートＳｉＯ2およびゲート・ポリシリコンを付着する
ステップと、 浅いトレンチ分離マスクを使用してエッチングするステ
ップと、 ＳｉＯ2充填物を付着し、平坦化するステップとを含む
ことを特徴とする、請求項２に記載のメモリ・セル構造
を製造する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/575,311 US5614431A (en) | 1995-12-20 | 1995-12-20 | Method of making buried strap trench cell yielding an extended transistor |
| US08/575311 | 1995-12-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199688A true JPH09199688A (ja) | 1997-07-31 |
| JP3640486B2 JP3640486B2 (ja) | 2005-04-20 |
Family
ID=24299795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33526996A Expired - Fee Related JP3640486B2 (ja) | 1995-12-20 | 1996-12-16 | メモリ・セルおよびメモリ・セル構造を製造する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5614431A (ja) |
| EP (1) | EP0780895A3 (ja) |
| JP (1) | JP3640486B2 (ja) |
| KR (1) | KR100265081B1 (ja) |
Cited By (2)
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| US6552378B1 (en) | 1998-06-08 | 2003-04-22 | International Business Machines Corporation | Ultra compact DRAM cell and method of making |
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