KR20030090840A - 디램소자의 소자분리구조 및 그의 제조방법 - Google Patents

디램소자의 소자분리구조 및 그의 제조방법 Download PDF

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KR20030090840A
KR20030090840A KR1020020028428A KR20020028428A KR20030090840A KR 20030090840 A KR20030090840 A KR 20030090840A KR 1020020028428 A KR1020020028428 A KR 1020020028428A KR 20020028428 A KR20020028428 A KR 20020028428A KR 20030090840 A KR20030090840 A KR 20030090840A
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조창현
정태영
신수호
이주용
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삼성전자주식회사
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Abstract

본 발명은 셀영역에서의 결정결함에 의한 리프레쉬특성의 저하를 방지하고, 주변영역 및 회로영역에서의 라이너에 의한 신뢰성저하를 방지할 수 있는 디램소자의 소자분리구조 및 그의 제조방법에 관한 것이다.
본 발명은 셀영역과 주변회로 및 코아영역에 각각 STI 소자분리막을 구비하는 디램소자에 있어서, 셀영역에서는 제1절연막, 라이너 및 제2절연막으로 이루어진 STI 소자분리막을 형성하여 줌으로써 라이너형성에 따라 결정결함을 방지하여 리프레쉬특성을 향상시켜주고, 상기 주변회로 및 코아영역에서는 제1절연막과 제2절연막으로 이루어진 STI 소자분리막을 형성하여 줌으로써, 라이너가 형성되지 않아 신뢰성을 향상시킬 수 있다.

Description

디램소자의 소자분리구조 및 그의 제조방법{shallow trench isolation structure in DRAM and method for fabricating the same}
본 발명은 반도체장치의 소자분리막에 관한 것으로서, 보다 구체적으로는 셀영역에서는 라이너를 형성하여 결정결함에 의한 리프레쉬특성의 열화를 방지하고,주변회로 및 코아영역에서는 라이너를 형성하지 않아 신뢰성저하를 방지할 수 있는 디램소자의 STI 소자분리구조 및 그의 제조방법에 관한 것이다.
디램을 제조하는 공정기술과 설계기술의 발달로 트랜지스터의 크기는 작아지고 소자의 집적도는 증가하여 왔다. 소자분리기술은 0.25마이크론 이하의 디자인 룰에서는 LOCOS(local oxidation of silicon)기술에서 STI(shallow trench isolation) 기술로 변경되었다.
STI를 이용한 소자분리방법은 질화막을 마스크로 기판을 식각하여 트렌치를 형성하고, 이 트렌치내에 절연막을 채워 소자간을 분리하는 방법으로서, 후속공정에서 발생하는 열적 스트레스에 의하여 변위(dislocation) 등과 같은 결정결함을 발생하고, 결정결함은 디램의 리프레쉬특성을 열화시키는 문제점이 있었다.
결정결함에 의한 리프레쉬특성의 열화를 방지하기 위하여, STI를 이용한 소자분리막 형성시 트렌치내에 질화막으로 된 라이너(liner)를 형성하는 기술이 제안되었다.
도 1은 종래의 라이너를 이용한 STI 소자분리막이 형성된 디램(DRAM) 소자의 단면구조를 도시한 것이다.
도 1을 참조하면, 반도체 기판(100)중 셀영역(101)의 트렌치(111)내에 소자분리막(151)이 형성되고, 주변회로 및 코아영역(105)의 트렌치(115)내에 STI 소자분리막(155)이 각각 형성된다. 상기 셀영역(101)의 STI 소자분리막(151)은 열산화막(121), 질화막으로 된 라이너(131) 및 산화막(141)으로 이루어지고, 주변회로 및 코아영역(105)의 STI 소자분리막(155)은 열산화막(125), 질화막으로 된라이너(135) 및 산화막(145)으로 이루어진다.
상기한 바와같은 구조를 갖는 종래의 소자분리방법은 셀영역에서는 라이너의 형성에 따라 결정결함을 방지할 수 있어 디램소자의 리프레쉬특성을 향상시킬 수 있었다. 그러나, 주변영역 및 코아영역에서는 트렌치의 측벽에 실리콘막/산화막/질화막의 적층구조를 형성되어 원하지 않는 전하의 트랩사이트를 형성하게 되었다. 이러한 전하의 트랩사이트는 디램을 구성하는 트랜지스터의 동작시간이 증가함에 따라 트랜지스터의 동작특성, 특히 신뢰성의 저하를 가져오게 되는 문제점이 있었다. 이러한 신뢰성의 저하는 특히 PMOS 트랜지스터의 경우에 더욱 더 심하게 나타나는 문제점이 있었다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 셀영역에는 트렌치내에 라이너를 형성하여 리프레쉬특성의 열화를 방지하고, 주변회로 및 코아영역에는 라이너를 형성하지 않아 신뢰성저하를 방지할 수 있는 디램의 소자분리구조 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1은 종래의 STI 소자분리막이 형성된 디램소자의 단면구조도,
도 2a 내지 도 2g는 본 발명의 실시예에 따른 디램소자의 STI 소자분리막을 형성하는 방법을 설명하기 위한 공정단면도,
*도면의 주요부분에 대한 부호의 설명*
200 : 반도체 기판 201 : 셀영역
205 : 주변회로 및 코아영역 211, 215 : 트렌치
220, 221, 225 : 열산화막 230, 231, 235 : 라이너용 질화막
240, 241, 245 : 산화막 251, 255 : STI 소자분리막
260 : 패드산화막 270 : 마스크용 질화막
280, 290 : 감광막
이와 같은 목적을 달성하기 위한 본 발명은 셀영역과 주변회로 및 코아영역에 각각 STI 소자분리막을 구비하는 디램소자에 있어서, 상기 셀영역의 STI 소자분리막은 제1절연막, 라이너 및 제2절연막으로 이루어지고, 상기 주변회로 및 코아영역의 STI 소자분리막은 제1절연막과 제2절연막으로 이루어지는 디램소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판의 셀영역과 주변회로 및 코아영역에 트렌치를 형성하는 단계와; 상기 셀영역과 주변회로 및 코아영역의 트렌치내에 제1절연막을 형성하는 단계와; 기판전면에 라이너용 제2절연막을 형성하는 단계와; 상기 주변회로 및 코아영역상의 제2절연막을 제거하는 단계와; 기판전면에 상기 트렌치가 충분히 채워지도록 제3절연막을 형성하는 단계와; 상기 제3절연막을 식각하여 평탄화하는 단계와; 셀영역상의 라이너용 제2절연막을 제거하여, 셀영역에는 제1절연막, 라이너 및 제3절연막으로된 STI 소자분리막을 형성하고, 주변회로 및 코아영역에는 제1절연막과 제3절연막으로 된 STI 소자분리막을 형성하는 단계를 포함하는 디램소자의 제조방법을 제공하는 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 디램소자의 소자분리막을 형성하는 방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 2a를 참조하면, 반도체 기판상에 패드산화막(260)을 100 내지 200Å의 두께로 증착하고, 질화막(270)을 500 내지 1000Å의 두께로 증착한다. 상기 질화막(270)상에 셀영역(201)의 액티브영역에 대응하는 부분과 주변회로 및 코아영역(205)의 액티브영역에 대응하는 부분이 노출되도록 감광막(280)을 형성한다. 상기 감광막(280)을 마스크로 하여 상기 질화막(270)과 패드산화막(260)을 식각하여 기판(200)중 셀영역(201)의 액티브영역에 해당하는 부분과 주변회로 및 코아영역(205)의 액티브영역에 해당하는 부분을 노출시킨다.
도 2b를 참조하면, 감광막(280)을 제거한 다음, 상기 질화막(270)을 마스크로 하여 상기 노출된 기판을 식각하여 셀영역(201)에 트렌치(211)를 형성함과 동시에 주변회로 및 코아영역(205)에 트렌치(215)를 각각 형성한다. 이때, 트렌치(211), (215)의 깊이는 소자의 특성에 따라 결정되는데, 통상적으로 2000 내지 5000Å의 두께로 형성된다.
도 2c를 참조하면, 열산화공정을 수행하여 트렌치(211), (215)내에 열산화막(220)을 형성한다. 상기 열산화공정은 상기 트렌치(211), (215) 형성시, 플라즈마 식각에 의해 상기 트렌치의 저면 및 측벽의 손상된 부분을 제거하기 위하여 수행되는 공정으로서, 50 내지 100Å의 두께로 열산화막(220)을 형성한다.
도 2d를 참조하면, STI 라이너를 형성하기 위하여, 트렌치(211), (215)를 포함한 기판 전면에 질화막(230)을 50 내지 200Å의 두께로 증착한다.
도 2e를 참조하면, 질화막(230)상에 감광막(290)을 형성하는데, 상기 감광막(290)은 상기 주변영역 및 코아영역(205)에 대응하는 부분이 노출되도록 셀영역(201)에 대응하는 질화막(230)상에 형성한다.
상기 감광막(230)을 마스크로 하여 주변영역 및 코아영역(205)의 노출된 라이너용 질화막(230)을 식각한다.
도 2f를 참조하면, 상기 감광막(290)을 제거하고, 기판전면에 산화막(240)을 형성한다. 상기 산화막(240)은 상기 트렌치(211), (215)가 충분히 채워지도록 상기 트렌치(211), (215)의 깊이의 1.5 내지 2배의 두께로 증착한다. 이어서, 화학 기계적 폴리싱공정(CMP)을 수행하여 상기 라이너용 질화막(230)이 노출될 때까지 산화막(240)을 식각하여 평탄화시킨다.
도 2g를 참조하면, 기판상에 존재하는 라이너용 질화막(230), 마스크용 질화막(270) 및 패드산화막(260)을 제거한다. 이로써, 셀영역(201)에는 트렌치(211)내에 열산화막(221), 라이너(231) 및 산화막(241)으로 된 STI 구조의 소자분리막(251)이 형성되고, 주변영역 및 코아영역(215)에는 열산화막(225) 및 산화막(245)으로 된 STI 구조의 소자분리막(255)이 형성된다.
그러므로, 본 발명의 디램소자의 소자분리방법에서는, 셀영역(201)에는 STI 소자분리막(251)이 라이너를 포함하고 있어 결정결함의 발생을 방지할 수 있으므로 디램소자의 리프레쉬 특성을 향상시킬 수 있다. 한편, 주변영역 및 코아영역(205)에서는 STI 소자분리막(255)이 라이너를 포함하고 있지 않으므로, 실리콘막/산화막/질화막의 전하 트랩사이트가 형성되지 않으므로, 트랜지스터의 신뢰성 저하를 방지할 수 있다.
따라서, 상기한 바와같은 본 발명에 따르면, 셀영역에서는 STI 소자분리막이 라이너를 포함하여 결정결함에 의한 리프레쉬특성을 열화를 방지하고, 주변회로 및 코아영역에서는 STI 소자분리막이 라이너를 포함하지 않아 전하의 트랩사이트형성을 방지하여 트랜지스터의 신뢰성저하를 방지할 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수있음을 이해할 수 있을 것이다.

Claims (6)

  1. 셀영역과 주변회로 및 코아영역에 각각 STI 소자분리막을 구비하는 디램소자에 있어서,
    상기 셀영역의 STI 소자분리막은 제1절연막, 라이너 및 제2절연막으로 이루어지고, 상기 주변회로 및 코아영역의 STI 소자분리막은 제1절연막과 제2절연막으로 이루어지는 것을 특징으로 하는 디램소자.
  2. 제1항에 있어서, 상기 제1절연막은 열산화막, 제2절연막은 산화막, 라이너는 질화막으로 각각 이루어지는 것을 특징으로 하는 디램소자.
  3. 반도체 기판의 셀영역과 주변회로 및 코아영역에 트렌치를 형성하는 단계와;
    상기 셀영역과 주변회로 및 코아영역의 트렌치내에 제1절연막을 형성하는 단계와;
    기판전면에 라이너용 제2절연막을 형성하는 단계와;
    상기 주변회로 및 코아영역상의 제2절연막을 제거하는 단계와;
    기판전면에 상기 트렌치가 충분히 채워지도록 제3절연막을 형성하는 단계와;
    상기 제3절연막을 식각하여 평탄화하는 단계와;
    셀영역상의 라이너용 제2절연막을 제거하여, 셀영역에는 제1절연막, 라이너 및 제3절연막으로된 STI 소자분리막을 형성하고, 주변회로 및 코아영역에는 제1절연막과 제3절연막으로 된 STI 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 디램소자의 제조방법.
  4. 제3항에 있어서, 상기 제1절연막은 열산화막, 제2절연막은 질화막 그리고 제3절연막은 산화막으로 각각 이루어지는 것을 특징으로 하는 디램소자의 제조방법.
  5. 제3항에 있어서, 상기 제3절연막은 상기 트렌치의 깊이의 1.5 내지 2배의 두께로 증착하는 것을 특징으로 하는 디램소자의 제조방법.
  6. 제3항에 있어서, 상기 제3절연막은 제2절연막이 노출될 때까지 CMP 하여 식각하는 것을 특징으로 하는 디램소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR101037510B1 (ko) * 2003-12-24 2011-05-26 주식회사 하이닉스반도체 반도체 소자의 ｓｔｉ 형성 방법

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