KR20040006491A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 본 발명에 따른 반도체소자의 제조방법은, 반도체기판상에 패드산화막과 패드질화막을 형성하는 단계; 상기 패드질화막과 패드산화막 및 반도체기판의 일정부분을 순차적으로 제거하여 상기 반도체기판내에 트렌치를 형성하는 단계; 상기 트렌치를 포함한 패드산화막상에 상기 트렌치를 매립하는 HDP산화막을 형성하는 단계; 상기 HDP산화막상에 BPSG막을 형성한후 아닐링공정을 거쳐 평탄화시키는 단계; 상기 반도체기판의 활성영역상의 BPSG막과 HDP산화막을 일정두께만큼 제거하는 단계; 및 평탄화공정을 진행하여 트렌치소자 분리막을 형성하는 단계를 포함하여 구성되며, 활성영역에 데미지가 발생되는 것을 방지하여 디바이스 특성을 안정화 시킬 수 있는 것이다.

Description

반도체소자의 제조방법{Method for fabricating semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 BPSG 증착 및 아닐링공정을 거쳐 소자분리 트렌치 갭매립을 위해 증착하는 HDP 증착시에 발생되는 경사짐을 제거하여 활성영역의 데미지를 막아 주는 반도체소자의 제조방법에 관한 것이다.
현재 디바이스 소자분리방법으로는 STI(shallow trench isolation)방법을 주로 사용하고 있다. 이 방법은 트렌치를 만든후 HDP산화막을 이용하여 트렌치를 채우고 이후 STI CMP 공정을 거쳐 평탄화를 시켜 소자분리를 가능하게 하는 방법이다.
그러나, STI CMP공정에서는 소자가 형성되는 지역과 트렌치가 있는 소자분리영역의 면적비율에 따라 CMP 특성이 달라지게 되고 특히 활성영역이 넓은 경우는 CMP 특성이 열화되어 산화막이 모두 제거되지 않는 문제가 발생한다.
따라서, 현재 이러한 문제를 해결하기 위하여 CMP 공정전에 포토공정과 식각공정을 진행하여 넓은 활성영역의 산화막을 미리 일정부분 제거시키는 방법을 사용하고 있다.
이렇게 되면, 넓은 활성영역에서의 CMP 능력이 떨어지더라도 미리 제거해 놓았기 때문에 CMP후 산화막이 남는 문제가 발생하지 않게 된다.
그러나, 이 방법도 활성영역에 데미지를 만드는 문제점이 있다. 즉, HDP산화막 증착시에 트렌치부분의 매립으로 인하여 트랜치 필드부분과 활성영역사이에 슬로프가 생기게 된다.
이후 포토공정과 식각공정을 거치면서 활성영역의 산화막만 제거시키는 것이 아니라 질화막과 활성영역에도 식각이 되게 되어 결과적으로 활성영역에 데미지를 만들게 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 활성영역에 데미지가 발생되는 것을 방지하여 디바이스 특성을 안정화시킬 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
도 1 내지 도 3은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도.
[도면부호의설명]
11 : 반도체기판 13 : 패드산화막
15 : 패드질화막17 : 트렌치
19 : HDP산화막21 : BPSG막
23 : 절연막25 : 감광막
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 반도체기판상에 패드산화막과 패드질화막을 형성하는 단계; 상기 패드질화막과 패드산화막 및 반도체기판의 일정부분을 순차적으로 제거하여 상기 반도체기판내에 트렌치를 형성하는 단계; 상기 트렌치를 포함한 패드산화막상에 상기 트렌치를 매립하는 HDP산화막을 형성하는 단계; 상기 HDP산화막상에 BPSG막을 형성한후 아닐링공정을 거쳐 평탄화시키는 단계; 상기 반도체기판의 활성영역상의 BPSG막과 HDP산화막을 일정두께만큼 제거하는 단계; 및 평탄화공정을 진행하여 트렌치소자 분리막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1 내지 도 3은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 도 1에 도시된 바와같이, 먼저 반도체기판(11)상에 패드산화막(13)과 패드질화막(15)을 차례로 증착한후 그 위에 트렌치 형성마스크(미도시)를 형성하고 이어 이를 이용하여 상기 패드질화막(15)과 패드산화막(13) 및 반도체기판(11)을 순차적으로 식각하여 상기 반도체기판(11)내에 트렌치(17)를 형성한다. 이때, 상기 트렌치(17)의 깊이는 약 3500Å 내지 4000 Å 정도이다.
그다음, 상기 트렌치(7)를 포함한 전체 구조의 상면에 상기 트렌치(17)를 충분히 덮는 고밀도플라즈마산화막(HDP oxide) (19)을 약 5500Å 내지 6000Å 정도 두께로 증착한다. 이때, 이 경우에 슬로프(slope)로 인하여 식각되는 HDP산화막(19)의 두께가 활성지역의 위치에 따라 달라지며, 필드에 가까운 지역은 산화막이 매우 얇게 된다(L1). 이러한 두께차이로 인하여 포토리소그라피 기술을 이용한 식각시에 활성지역에도 영향을 주게 되어 결국 트렌치 CMP 공정후 웨이퍼를 검사하면 상당히 많은 수의 활성 데미지를 발견하게 된다.
이어서, 도 3에 도시된 바와같이, 상기 HDP산화막(19)상에 BPSG막(21)을 증착한후 아닐링공정을 거쳐 평탄화시킨다. 이때, 상기 BPSG막(21)는 약 2000Å 내지 2500Å 두께로 증착한다. 또한, 상기 아닐링공정은 약 850 내지 900℃ 온도에서 진행한다.
그다음, 상기 BPSG막과 HDP산화막으로 이루어진 절연막(23)상에 활성영역을 정의하는 감광막(25)을 상기 트렌치(17)윗쪽에 형성한다. 이때, 도 2에서와 같은 슬로프가 있는 부분이 없으므로 포토리소그라피공정에 의한 식각시 산화막 두께차이에 대한 문제가 없게 된다.
이어서, 상기 감광막(25)을 마스크로 식각공정을 거쳐 활성영역의 산화막을 약 1000 내지 1500 Å정도만 남기고 모두 제거한다.
이후, 도면에는 도시하지 않았지만, STI CMP 공정을 거쳐 표면을 평탄화시킨후 CMOS 제조공정인 게이트 형성 및 스페이서 형성 그리고 소오스/드레인 임플란트 공정을 진행하여 반도체소자 제조공정을 완료한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 의하면, BPSG 증착 및 아닐링공정을 거쳐 STI 트렌치 갭매립을 위해 증착하는 HDP 증착시에 발생하는 슬로프를 제거하여 활성지역의 데미지를 방지할 수 있으므로 디바이스의 특성을 안정화시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (6)

  1. 반도체기판상에 패드산화막과 패드질화막을 형성하는 단계;
    상기 패드질화막과 패드산화막 및 반도체기판의 일정부분을 순차적으로 제거하여 상기 반도체기판내에 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 패드산화막상에 상기 트렌치를 매립하는 HDP산화막을 형성하는 단계;
    상기 HDP산화막상에 BPSG막을 형성한후 아닐링공정을 거쳐 평탄화시키는 단계;
    상기 반도체기판의 활성영역상의 BPSG막과 HDP산화막을 일정두께만큼 제거하는 단계; 및
    평탄화공정을 진행하여 트렌치소자분리막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 트렌치의 깊이는 3000 내지 4000 Å 인 것을 특징으로하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 HDP산화막은 5500 내지 6000 Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 BPSG막은 2000 내지 2500 Å 두께로 증착하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제1항에 있어서, 상기 아닐링공정은 850 내지 900 ℃ 온도에서 진행하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제1항에 있어서, 상기 활성영역의 산화막은 식각공정을 통해 약 1000 내지 1500 Å정도만 남기고 모두 제거하는 것을 특징으로하는 반도체소자의 제조방법.
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