KR101037510B1 - 반도체 소자의 ｓｔｉ 형성 방법 - Google Patents

반도체 소자의 ｓｔｉ 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 STI(shallow trench isolation) 형성 방법에 관한 것으로, 보다 상세하게는 반도체 소자 제조 시에 질화막에 대해 연마 선택비가 높은 슬러리를 이용하여 활성 영역 상부의 라이너(liner) 질화막을 제거한 후, 갭 필(gap-fill) 공정을 수행함으로써, 트렌치(trench)의 종횡비(aspect ratio)를 감소시켜 갭 필 산화막 내부에 공극(void)이 발생되는 것을 방지하고, 후속 STI CMP 공정 시에 마진(margin)을 증가시켜 소자의 균일성(uniformity)을 개선시킬 수 있는 STI 형성 방법에 관한 것이다.

Description

반도체 소자의 ＳＴＩ 형성 방법{Method for Manufacturing Shallow Trench Isolation of Semiconductor Device}
도 1a 내지 도 1f는 종래 방법에 따라 형성된 STI 공정 단면도
도 1g는 종래 방법에서 CMP 공정 후 소자의 단면 TEM 사진
도 1h는 종래 방법에서 갭 필 공정 후 보이드가 형성된 소자의 상부 사진
도 1i는 종래 방법에서 세정 공정 후 소자의 단면 TEM 사진
도 2a 내지 도 2f는 본 발명의 방법에 따라 형성된 STI 공정 단면도
도 2g는 본 발명의 방법에서 CMP 공정 후 소자의 단면 TEM 사진
도 2h는 본 발명의 방법에 따른 갭 필 공정 후 소자의 상부 사진
도 2i는 본 발명의 방법에서 세정 공정 후 소자의 단면 TEM 사진
< 도면의 주요 부분에 대한 간단한 설명 >
1, 21 : 피식각층 3, 23 : 패드 산화막
3-1, 23-1 : 패드 산화막 패턴 5, 25 : 패드 질화막
5-1, 25-1 : 패드 질화막 패턴 7, 27 : 트렌치(trench)
9, 29 : 측벽(wall) 산화막 11, 31 : 라이너(liner) 질화막
13, 33 : 갭 필(gap-fill) 산화막 15, 35 : ISO 산화막
19 : 공극(void)
a : 종래 방법에 따라 형성된 트렌치의 폭
b : 종래 방법에 따라 형성된 트렌치의 깊이
c : 본 발명의 방법에 따라 형성된 트렌치의 폭
d : 본 발명의 방법에 따라 형성된 트렌치의 깊이
t1 : 종래 패드 질화막의 두께
t2 : 종래 방법에 따른 공정에서 후속 세정 공정 후 발생된 모트(moat) 깊이
t3 : 본 발명의 방법에서 형성된 초기 패드 질화막의 두께
t4 : 본 발명의 방법에 따른 공정에서 갭 필 공정 후의 패드 질화막의 두께
t5 : 본 발명의 방법에 따른 공정에서 후속 세정 공정 후 발생된 모트 깊이
본 발명은 반도체 소자의 STI(shallow trench isolation) 형성 방법에 관한 것으로, 보다 상세하게는 반도체 소자 제조 시에 질화막에 대해 연마 선택비가 높은 슬러리를 이용하여 활성(active) 영역 상부의 라이너(liner) 질화막을 제거한 후, 갭 필(gap-fill) 공정을 수행함으로써, 트렌치(trench)의 종횡비(aspect ratio)를 감소시켜 갭 필 산화막 내부에 공극(void)이 발생되는 것을 방지하고, 후속 STI CMP 공정 시에 마진(margin)을 증가시켜 소자의 균일성(uniformity)을 개선 시킬 수 있는 STI 형성 방법에 관한 것이다.
현재 반도체 소자의 디자인 룰(design rule)이 점점 더 고집적화 및 고밀도화 됨에 따라, 패턴 넓이(width) 및 패턴과 패턴 사이의 간격(space)은 현저하게 감소되는 반면, 패턴은 여러 층의 도전체층을 적층시켜 높게 형성하기 때문에 깊이의 증가로 아스펙트비(aspect ratio)가 증가되었다.
그 결과, 게이트 전극 사이의 공간을 매립하여 후속 공정에 의한 소자의 변형을 방지하면서, 절연 효과를 가져오는 갭 필 공정을 수행하는 것이 어려워졌을 뿐만 아니라, 후속 공정으로 활성 영역과 활성 영역을 분리(isolation)하기 위한 식각(etching) 기술인 STI 공정을 적용하는 것이 어려워졌다.
종래 반도체 소자의 STI 공정은 도 1a 내지 도 1e에 도시한 도면을 참고로 설명할 수 있다.
도 1a를 참조하면, 피식각층(1) 상부에 패드 산화막(3) 및 패드 질화막(5)을 순차적으로 형성한다.
도 1a에서 형성된 패드 질화막(5) 상부에 포토레지스트 패턴(미도시)을 형성한 다음, 포토레지스트 패턴(미도시)을 식각 마스크로 소정의 깊이 만큼 피식각층(1)에 대한 패터닝 공정을 수행하여 도 1b에 도시한 바와 같은 패드 산화막 패턴(3-1) 및 패드 질화막 패턴(5-1)과 같은 ISO 패턴과 활성 영역을 정의하는 트렌치(7)를 형성한다. 이때, 형성된 패드 질화막이 두께는 100∼2000Å(t1)이다.
그리고, 상기 도 1b의 트렌치의 측벽 결점을 제거한 다음, 도 1c에 도시한 바와 같이 트렌치(7) 측벽에 측벽(wall) 산화막(9)을 형성한다.
상기 도 1c에 의해 형성된 측벽 산화막(9)의 상부에 도 1d에 도시한 바와 같은 라이너(liner) 질화막(11)을 형성한다. 이때, 트렌치 내부의 폭(a)은 감소되었으나, 여러 층을 적층하기 때문에 트렌치 내부의 깊이(b)는 더 깊어져서 패턴의 종횡비(b/a)가 크게 증가된다. 즉, 종횡비가 8이상이 되는 상태에서 후속 갭 필 공정을 수행하게 된다.
상기 도 1d에 의해 형성된 라이너 질화막(11) 상부와 트렌치 전면에 도 1e에 도시한 바와 같이 CVD(chemical vapor deposition) 장비를 이용한 HDP(high density plasma) 산화막으로 소자 사이의 공간을 매립하는 갭 필 공정을 수행하여 갭 필 산화막(13)을 증착한다.
그리고, 상기 라이너 질화막(11)이 노출될 때까지 상기 도 1e에서 형성된 갭 필 산화막(13)에 대한 CMP 공정을 수행하여 도 1f와 같이 트렌치 내부에 ISO 산화막(15)을 형성한다.
이때, 상기 CMP 공정은 산화막 : 질화막의 연마 선택비가 50 : 1 이상인 일반적인 고선택성 슬러리를 이용하여 수행되기 때문에, 질화막에 대한 연마 속도가 매우 낮아 패턴의 종횡비를 감소시키기 위한 장시간의 연마 공정을 수행할 경우 CMP 균일도가 불량하게 되어 수율의 저하가 발생되므로, 라이너 질화막이 노출될 때까지만 수행한다.
상기 CMP 공정 후의 소자의 단면에 대한 TEM(transmission electron microscope) 사진을 관찰하면 도 1g에 도시한 바와 같이 리세스(recess)가 부족한 상기 라이너 질화막(11)이 패드 질화막 상부에 상당량 남아 있다.
또한, 상기 CMP 공정을 수행한 후에 라이너 질화막에 대한 스트립(strip) 공정 및 후속 세정 공정을 수행하면, 도 1h에 도시한 바와 같이 형성된 ISO 산화막 내부에 공극(19)이 발견된다. 상기 공극은 후속 게이트 공정 시의 브리지(bridge)를 유발시키고, SAC(self align contact) 오류를 발생시켜 소자의 오류를 유도한다.
상기 라이너 질화막(11)에 대한 스트립 공정 및 세정 공정 수행으로 갭 필 산화막 내에서 발생되는 모트(moat)의 깊이(depth)(t2)가 약 100∼500Å두께로 깊게 형성되기 때문에, 후속 게이트 식각 공정 시에 상기 모트 내에 잔유물(residue)이 발생하고, 셀 Vt 변동(variation) 등이 발생하여 소자 오류(fail)를 유도한다.
본 발명은 활성 영역 상부의 라이너 질화막을 제거하여 트렌치의 아스펙트비를 낮춤으로써, 후속 갭 필 공정 시에 공극이 발생되는 것을 방지하고, CMP 공정 시에 마진을 증가시켜 균일도를 향상시키는 반도체 제조의 STI 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명에서는
피식각층 상부에 패드 산화막을 형성하는 단계;
상기 패드 산화막 상부에 상기 패드 질화막을 형성하는 단계;
상기 패드 질화막 및 패드 산화막을 사진식각공정으로 식각하여 ISO 패턴 및 트렌치를 형성하는 단계;
상기 트렌치를 포함하는 결과물 전면에 측벽 산화막을 형성하는 단계;
상기 측벽 산화막 상부에 라이너 질화막을 형성하는 단계;
상기 패드 질화막이 노출될 때까지 활성 영역 상부의 라이너 질화막 및 측벽 산화막을 제거하는 단계;
상기 트렌치 및 노출된 패드 질화막 전면에 대하여 갭 필 산화막을 형성하는 단계; 및
상기 패드 질화막이 노출될 때까지 갭 필 산화막에 대한 연마 공정을 수행하여 STI를 형성하는 단계를 포함하는 반도체 소자의 STI 형성 방법을 제공한다.
이때, 본 발명에서 상기 라이너 질화막 상부에 라이너 산화막을 형성한 후, 갭 필 산화막을 형성하는 공정을 더 포함할 수 있다.
이하 본 발명을 도면 2a 내지 도 2g를 들어 상세히 설명한다.
도 2a를 참조하면, 피식각층(21) 상부에 패드 산화막(23) 및 패드 질화막(25)을 순차적으로 형성한다.
상기 패드 산화막은 O2나 H2O 가스를 소스로 하는 건식 또는 습식 산화법으로 피식각층 상부로부터 10∼200Å, 바람직하게 30∼150Å두께로 형성하는 것이 바람직하다.
또한, 상기 패드 질화막은 디클로로실란(dichlorosilane; DCS(SiH2Cl2))과 아민(NH3) 가스를 소스로 이용하는 LP-CVD(low pressure chemical vapor deposition)방법 또는 실란(SiH4)이나 아민 가스를 소스로 이용하는 PE-CVD(plasma-enhanced CVD)을 이용하여 패드 산화막 상부로부터 100∼2000Å, 바람직하게 300∼700Å(t3)두께로 형성한다.
도 2a에서 형성된 패드 질화막(25) 상부에 포토레지스트 패턴(미도시)을 형성한 다음, 포토레지스트 패턴(미도시)을 식각 마스크로 도 2b에 도시한 바와 같이 소정의 깊이 만큼 피식각층(21)에 대한 패터닝 공정을 수행하여 패드 질화막 패턴(25-1) 및 패드 산화막 패턴(23-1)과 같은 ISO 패턴과 활성 영역을 정의하는 트렌치(27)를 형성한다.
상기 트렌치는 패드 질화막 패턴(25-1) 상부로부터 1500∼3000Å, 바람직하게 2000∼3500Å의 깊이로 식각하여 형성하는 것이 바람직하다.
상기 도 2b에서 형성된 트렌치의 측벽 결점을 제거한 다음, 측벽과 후속 매립용 산화막 사이에 생기는 경계면의 트랩 전하(interface trap charge)를 감소시키기 위하여 도 2c에 도시한 바와 같이 트렌치(27) 측벽에 측벽 산화막(29)을 형성한다.
상기 측벽 산화막은 패드 질화막 패턴(25-1) 상부로부터 10∼200Å, 바람직하게 20∼150Å 두께로 형성하는 것이 바람직하다.
그리고, 상기 측벽 산화막(29)의 상부에 리프레쉬(refresh)를 향상시키기 위하여 라이너 질화막(31)을 형성한다.
상기 라이너 질화막은 상기 LP-CVD방법 또는 PE-CVD 방법을 이용하여 측벽 산화막 상부로부터 10∼200Å, 바람직하게 20∼150Å두께로 형성한다.
상기 라이너 질화막(31)을 형성한 다음, 후속 갭 필 산화막 공정을 수행하기 전에 라이너 질화막(31)과 갭 필 산화막의 경계면에 발생되는 스트레스(stress)를 완화시키기 위하여 O2 또는 H2O 가스를 이용한 건식 또는 습식 방법으로 10∼200Å, 바람직하게 10∼150Å두께의 라이너 산화막(미도시)을 더 증착할 수도 있다.
만약, 상기 라이너 산화막을 더 형성하는 경우에는 후속 갭 필 산화막이 리프팅(lifting) 되는 것을 방지하기 위하여 100∼1000℃의 로(furnace)에서 열처리(annealing) 공정을 더 수행하는 것이 바람직하다.
상기 도 2c에서 형성된 활성 영역 상부의 라이너 질화막(31)에 대하여 도 2d에 도시한 바와 같이 웨이퍼 전면에 대한 건식 식각 공정 또는 CMP 공정을 수행하여 활성 영역 상부의 라이너 질화막(31)을 제거한다.
이때, 상기 건식 식각 공정은 질화막에 선택적 식각 가스인 CHF3 와 CF4 가스의 혼합가스, SF6가스 및 이들의 조합으로 이루어진 군에서 선택된 한가지의 플라즈마를 이용한 건식 식각 공정으로 수행하는 것이 바람직하다.
또한, 상기 CMP 공정은 연마 도중 트렌치 내부의 이물질 생성 방지를 위하여 트렌치를 포함한 웨이퍼 전면에 0.01∼100㎛ 두께의 포토레지스트층을 코팅(coating) 한 다음, 질화막 : 산화막의 연마 선택비가 1 이상, 바람직하게는 1∼10 : 1, 더욱 바람직하게는 1.5∼5 : 1으로 질화막에 대한 연마 속도가 우수한 역 선택비 슬러리를 이용하여 수행하는 것이 바람직하다.
상기 역 선택비 슬러리는 연마제 및 질화막에 대한 식각 특성을 갖는 MxPyOz(이때, x=1~3이고, y=1∼3이며, z=2∼5이다.)의 구조를 가지는 인산 화합물을 첨가한 pH는 2∼12, 바람직하게는 pH 3∼7의 일반적인 산화막용 산성 슬러리이다.
이때, 상기 연마제는 50∼500㎚ 정도의 크기의 콜로이달 형태나 퓸드 형태의 실리카 (SiO2), 알루미나 (Al2O3) 지르코니 아(ZrO2), 마그네슘 (MgO2), 산화티타늄 (TiO2), 산화철 (Fe3O4) 및 산화하프 늄(HfO2), 바람직하게는 세리아 (CeO2)를 사용하며, 슬러리 총 양에 대해 0.5∼10wt%로 포함되는 것이 바람직하다.
또한, 상기 인산 화합물에서 M은 H+ 또는 양이온으로써, Na+ 및 K+ 등과 같은 알칼리 금속 이온이나, Ca2+ 및 Mg2+과 같은 알칼리 토금속 이온 또는 NH4+와 같은 복이온으로, 바람직하게는 H3PO4 또는 NaHPO2 등을 이용하며, 슬러리 총 양에 대해 0.1∼20wt%로 포함되는 것이 바람직하다.
상기 연마 공정은 하드 패드를 사용하여 1∼10psi의 연마 압력 하에서 10∼100rpm의 연마 테이블 속도로 수행하는 것이 바람직하다.
그 다음, 트렌치(27)의 내부 손상 없이 NH4F : HF = 1∼500 : 1 의 BOE(buffered oxide etchant) chemical을 이용한 세정 공정을 수행하면, 상기 라이너 질화막(31) 및 상기 측벽 산화막(29)을 제거되어 도 2d에서 도시한 바와 같이 폭(a)은 증가하고, 깊이(b)는 감소되므로, 종횡비가 감소된 트렌치(27)를 얻을 수 있다.
이때, 상기 측벽 산화막 제거는 상기와 같은 라이너 질화막을 제거하는 식각 또는 연마 공정 시에 손실되었다가 상기 세정 공정 시에 거의 제거되므로, 추가적인 공정을 수행하지 않아도 된다.
상기 도 2d에 도시한 바와 같이 종횡비가 감소된 트렌치 전면에 2e에 도시한 바와 같이 소자 사이의 공간을 매립하는 갭 필 공정을 수행한다.
상기 갭 필 산화막은 CVD 장비를 이용한 HDP 산화막 또는 SiH4/H2O2를 소스로 하는 LP CVD 방법의 유동성 절연막(advanced planarization layer; APL)이나, 상기 HDP 산화막 대신 PE-TEOS (plasma enhanced tetraethoxysilicate glass) 또는 O3-TEOS등 TEOS계 산화막이나, BPSG (borophosphosilicate glass) 또는 PSG (phosphosilicate glass) 등 PSG계 산화막을 혼합하여 패드 질화막 상부로부터 3000∼10000Å, 바람직하게는 3500∼7000Å두께로 형성하는데, 이때, 상기 ALP 막을 100∼1000Å두께를 일부 증착한 다음, HDP 산화막으로 그 상부에 2000∼9000Å두께를 더 증착하여 형성할 수 도 있다.
반도체 소자의 활성 영역을 분리시키기 위하여 상기 도 2e에서 형성된 갭 필 산화막에 대하여 도 2f에 도시한 바와 같이 패드 질화막(25)이 노출될 때까지 CMP 공정을 수행하여 ISO 산화막(35)을 형성한다.
이때, 상기 CMP 공정에서 사용하는 슬러리 및 공정 조건은 상기 라이너 질화막을 제거하기 위하여 사용한 슬러리 및 공정 조건을 적용하는 것이 바람직하다.
상기 연마 공정으로 활성 영역 상부에 남아있는 패드 질화막의 두께는 t3보다 10∼60Å정도 낮은 두께(t4)를 가진다(t3>t4).
상기 갭 필 산화막에 대한 CMP 공정 후 소자의 단면에 대한 TEM을 관찰하면 도 2g에 도시한 바와 같이 활성 영역 상부에 상기 라이너 질화막(31)이 모두 제거된 STI를 형성할 수 있다.
또한, 후속 공정으로 30∼300℃ 의 인산(H3PO4)용액 조건에서 상기 라이너 질화막(31)을 스트립하고, 이온주입 공정 및 세정 공정을 수행하여 형성된 소자의 상부를 관찰해 보면 도 2h에 도시한 바와 같이 산화막 내부에서 공극이 발생되지 않는다.
이때, 상기 스트립 공정 및 세정 공정으로 발생되는 갭 필 산화막 내부의 모트의 깊이(t5)는 200Å이하, 바람직하게 200Å로 감소되므로, 후속 STI CMP 공정 시에 마진을 증가시켜 소자의 균일도는 향상시켜 오류를 개선할 수 있는 소자를 얻을 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 반도체 소자의 STI 형성 시에 질화막에 대해 연마 선택비가 높은 슬러리를 이용하여 라이너질화막 및 측벽 산화막을 제거하여 트렌치의 종횡비를 감소시킨 후, 갭 필 산화막 형성 공정을 수행함으로써, 트렌치 내부에 공극이 발생되는 것을 억제할 수 있다. 그 뿐만 아니라, 세정 공정 시에 발생되는 모트 깊이를 얇게 조절함으로써, 후속 STI CMP 공정 시에 마진을 증 가시켜 소자의 균일도는 향상시키므로 오류를 개선시켜 소자 수율을 향상시킬 수 있다.

Claims (22)

  1. 피식각층 상부에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 상부에 패드 질화막을 형성하는 단계;
    상기 패드 질화막 및 패드 산화막을 사진식각공정으로 식각하여 활성영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 결과물 전면에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막 상부에 라이너 질화막을 형성하는 단계;
    상기 패드 질화막이 노출될 때까지 상기 활성 영역 상부의 상기 라이너 질화막 및 상기 측벽 산화막을 제거하는 단계;
    상기 트렌치 및 노출된 패드 질화막 전면에 대하여 갭 필 산화막을 형성하는 단계; 및
    상기 패드 질화막이 노출될 때까지 갭 필 산화막에 대한 연마 공정을 수행하여 STI를 형성하는 단계
    를 포함하는 반도체 소자의 STI 형성 방법.
  2. 제 1 항에 있어서,
    상기 패드 산화막은 O2 또는 H2O 가스를 소스로 하는 건식 또는 습식 산화법으로 형성되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  3. 제 1 항에 있어서,
    상기 패드 산화막은 피식각층 상부로부터 10∼200Å두께로 형성되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  4. 제 1 항에 있어서,
    상기 패드 질화막은 디클로로실란(dichlorosilane; DCS(SiH2Cl2))과 아민(NH3) 가스를 소스로 이용하는 LP-CVD(low pressure chemical vapor deposition)방법 또는 실란(SiH4)이나 아민 가스를 소스로 이용하는 PE-CVD(plasma-enhanced CVD)방법으로 형성되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  5. 제 1 항에 있어서,
    상기 패드 질화막은 패드 산화막 상부로부터 100∼2000Å두께로 형성되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  6. 제 1 항에 있어서,
    상기 트렌치는 패드 질화막 상부로부터 1500∼3000Å 깊이로 식각하여 형성되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  7. 제 1 항에 있어서,
    상기 측벽 산화막은 패드 질화막 상부로부터 10∼200Å두께로 형성되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  8. 제 1 항에 있어서,
    상기 라이너 질화막은 LP-CVD방법 또는 PE-CVD 방법으로 형성되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  9. 제 1 항에 있어서,
    상기 라이너 질화막은 측벽 산화막 상부로부터 10∼200Å두께로 형성되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  10. 제 1 항에 있어서,
    상기 라이너 질화막은 건식 식각 공정 또는 CMP 공정을 수행하여 제거되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  11. 제 10 항에 있어서,
    상기 식각 공정은 CHF3 와 CF4 가스의 혼합가스, SF6가스 및 이들의 조합으로 이루어진 군으로부터 선택된 가스를 포함하는 플라즈마를 이용한 건식 식각 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  12. 제 10 항에 있어서,
    상기 CMP 공정은 웨이퍼 전면에 0.01∼100㎛ 두께의 포토레지스트층을 코팅(coating) 한 다음, 질화막 : 산화막의 연마 속도가 1∼10 : 1인 역선택비 슬러리를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  13. 제 12 항에 있어서,
    상기 역 선택비 슬러리는 연마제 및 MxPyOz(이때, x=1~3이고, y=1∼3이며, z=2∼5이다.)구조의 인산 화합물을 포함하는 pH는 3∼7의 슬러리인 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  14. 제 13 항에 있어서,
    상기 연마제는 콜로이달 또는 퓸드 형태의 실리카(SiO2), 알루미나 (Al2O3) 지르코니아 (ZrO2), 마그네슘 (MgO2), 산화티타늄 (TiO2), 산화철 (Fe3 O4), 산화하프늄 (HfO2) 및 세리아 (CeO2)로 이루어진 군으로부터 선택된 연마제를 사용하는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  15. 제 13 항에 있어서,
    상기 연마제는 슬러리 총 양에 대해 0.5∼10wt%로 포함하는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  16. 제 13 항에 있어서,
    상기 MxPyOz구조의 인산 화합물에서 M은 H+, 알칼리 금속, 알칼리 토금속 이온 및 복이온으로 이루어진 군으로부터 선택된 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  17. 제 13 항에 있어서,
    상기 인산 화합물은 H3PO4 또는 NaHPO2인 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  18. 제 13 항에 있어서,
    상기 인산 화합물은 슬러리 총 양에 대해 0.1∼20wt%로 포함하는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  19. 제 1 항에 있어서,
    상기 갭 필 산화막은 HDP 산화막, SiH4/H2O2를 소스로 하는 LP CVD 방법의 유동성 절연막(advanced planarization layer; APL), PE-TEOS (plasma enhanced tetraethoxysilicate glass), O3-TEOS, BPSG (borophosphosilicate glass), PSG (phosphosilicate glass) 및 이들을 혼합한 산화막으로 이루어진 군으로부터 선택된 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  20. 제 1 항에 있어서,
    상기 갭 필 산화막은 패드 질화막 상부로부터 3000∼10000Å두께로 형성되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  21. 제 1 항에 있어서,
    상기 연마 공정 후, 활성 영역 상부에 남아있는 패드 질화막의 두께는 초기 형성된 패드 질화막의 두께보다 10∼60Å 낮은 두께를 가지는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  22. 제 1 항에 있어서,
    상기 연마 공정 후, 30∼300℃ 의 인산(H3PO4)용액에서 상기 노출된 패드 질화막을 스트립하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
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