KR20020055196A - 반도체 소자의 트렌치 소자분리막 형성방법 - Google Patents

반도체 소자의 트렌치 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 트렌치 소자분리 공정에 관한 것이며, 공정의 추가 없이 라이너 질화막의 스트레스에 기인한 누설전류 증가 및 트렌치 마스크의 탈착 현상을 방지할 수 있는 반도체 소자의 트렌치 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명의 특징적인 반도체 소자의 트렌치 소자분리막 형성방법은, 실리콘 기판 상에 트렌치 마스크 패턴을 형성하는 제1 단계; 상기 트렌치 마스크 패턴을 사용한 식각 공정을 실시하여 상기 실리콘 기판에 트렌치를 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 라이너 실리콘질화막을 형성하는 제3 단계; 및 상기 제3 단계를 마친 전체 구조 상부에 고밀도 플라즈마 산화막을 증착하되, 고밀도 플라즈마 산화막의 증착 초기부터 고주파(RF) 바이어스를 인가하여 상기 라인너 실리콘질화막이 상기 트렌치 측벽에만 잔류되도록 하는 제4 단계를 포함하여 이루어진다.

Description

반도체 소자의 트렌치 소자분리막 형성방법{A method of forming trench isolation layer in semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 소자분리 공정에 관한 것이며, 더 자세히는 트렌치 소자분리 공정에 관한 것이다.
트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 부각되고 있으며, 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
종래의 STI 공정은 실리콘 기판 상에 패드 산화막(실리콘산화막) 및 질화막(실리콘질화막)을 형성하고 이를 선택 식각하여 트렌치 마스크를 형성한 후, 패터닝된 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 일련의 트렌치 측벽 희생산화 공정(건식 식각에 의한 실리콘 표면의 식각 결함의 제거 목적) 및 트렌치 측벽 재산화 공정을 실시하고, 고밀도 플라즈마(HDP) 산화막을 증착하여 트렌치를 매립한 다음, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 평탄화를 이루고, 질화막 및 패드 산화막을 제거함으로써 소자분리막을 형성한다.
상기와 같은 소자분리 공정 후에는 웰 형성 및 Vt 조절을 위한 이온주입 공정, 게이트 형성 공정, 소오스/드레인 형성 공정을 통해 트랜지스터를 형성하게 된다.
통상적으로, 트랜지스터의 Vt(문턱전압) 값은 기판 자체의 도펀트 농도 및 웰의 도펀트 농도 등을 고려하여 채널 영역에 추가적인 이온주입(Vt 이온주입)을 실시하여 조절하고 있는데, Vt 이온주입 전에 행해지는 열공정에 의해 채널 영역에서 도펀트(특히, 붕소)가 주위의 소자분리막 등으로 확산되어 예정된 Vt 값을 얻을 수 없는 현상이 발생하고 있다. 이러한 Vt 값의 열화 현상을 INWE(inverse narrow width effect)라 하는데, INWE는 트랜지스터의 특성을 열화시키는 요인이 되고 있으며, 이를 고려하여 사전 시뮬레이션 및 경험치를 적용하여 도펀트 확산을 보상할 수 있도록 이온주입 공정을 진행하고 있다.
그러나, 후속 열공정이 변화되는 경우 상기와 같은 종래의 보상 이온주입법은 이온주입 공정에 대한 재평가에 많은 시간이 요구되는 문제점을 내포하고 있다.
이에 따라 STI 공정에서 도펀트 확산을 방지하려는 많은 연구가 진행되어 왔으며, 그 중 하나로 라이너(liner) 질화막을 이용하여 도펀트의 확산을 방지하는 기술이 가장 실용적이라는 평가를 받고 있다.
라이너 질화막을 적용한 종래의 STI 공정은 질화막 마스크를 사용한 트렌치 식각 후 기판 전체 구조 표면을 따라 얇은 질화막을 증착하는 것으로, 도펀트의 확산을 효과적으로 방지할 수 있는 반면, 질화막의 스트레스에 의해 소자분리막(산화막)과의 접착력이 떨어져 누설전류를 증가시키는 문제점이 있으며, 질화막 마스크에 증착된 질화막에 의해 트렌치 마스크의 탈착(peeling) 현상이 발생하는 문제점이 있었다.
또한, 상기와 같은 문제점을 해결하기 위하여 라이너 질화막 증착 후 전면 이방성 식각을 실시함으로써 트렌치 및 트렌치 마스크 측벽에 질화막 스페이서를 형성하는 기술이 제안되었다. 이 경우, 트렌치 하부의 질화막이 제거됨으로써 스트레스에 의한 누설전류 증가 문제를 해결할 수 있으나, 트렌치 마스크 측벽에도 질화막 스페이서가 형성되기 때문에 트렌치 마스크의 탈착 가능성이 여전히 잔존함은 물론 식각 공정이 추가되는 번거로움이 있다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 공정의 추가 없이 라이너 질화막의 스트레스에 기인한 누설전류 증가 및 트렌치 마스크의 탈착 현상을 방지할 수 있는 반도체 소자의 트렌치 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 STI 공정도.
도 2는 본 발명의 일 실시예에 따라 형성된 트렌치 소자분리막의 단면 주사현미경(SEM) 사진.
도 3은 본 발명의 일 실시예에 따라 제조된 소자의 셀 접합 누설전류 측정 결과.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판
11 : 패드 산화막
12 : 실리콘질화막
13 : 라이너 실리콘질화막
13a : 라이너 실리콘질화막 스페이서
14 : HDP 산화막
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자의 트렌치 소자분리막 형성방법은, 실리콘 기판 상에 트렌치 마스크 패턴을 형성하는 제1 단계; 상기 트렌치 마스크 패턴을 사용한 식각 공정을 실시하여 상기 실리콘 기판에 트렌치를 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 라이너 실리콘질화막을 형성하는 제3 단계; 및 상기 제3 단계를 마친 전체 구조 상부에 고밀도 플라즈마 산화막을 증착하되, 고밀도 플라즈마 산화막의 증착 초기부터 고주파(RF) 바이어스를 인가하여 상기 라인너 실리콘질화막이 상기 트렌치 측벽에만 잔류되도록 하는 제4 단계를 포함하여 이루어진다.
바람직하게, 상기 제4 단계에서, 상기 증착 초기에 상기 트렌치 마스크 패턴의 상부 및 측벽과, 상기 트렌치 하부의 상기 라이너 실리콘질화막이 산화 또는 스퍼터 식각되도록 한다.
바람직하게, 상기 제3 단계에서, 상기 라이너 실리콘질화막은 30~100Å 두께로 형성한다.
바람직하게, 상기 라이너 실리콘질화막은 SiH2Cl2및 NH3를 소오스 가스로 사용하여 형성한다.
바람직하게, 상기 고밀도 플라즈마 산화막은 기판 온도를 450~700℃ 범위에서 조절하며, SiH4및 O2를 소오스 가스로 사용하여 증착한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 트렌치 소자분리막 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 실리콘질화막(12)을 각각 50∼200Å 및 1000∼3000Å의두께로 차례로 형성하고, 소자분리 마스크 공정 및 식각 공정을 실시하여 실리콘질화막(12) 및 패드 산화막(11)을 패터닝하고, 실리콘질화막(12)을 식각 마스크로 사용하여 실리콘 기판(10)을 1500∼4000Å 식각함으로써 트렌치를 형성한다.
이어서, 도 1b에 도시된 바와 같이 트렌치 식각에 의한 실리콘 기판(10) 표면의 식각 손상을 제거하기 위하여 통상적으로 실시되는 트렌치 측벽 희생산화(50Å) 및 희생산화막 습식 제거 공정을 실시하고, 다시 트렌치 측벽 재산화 공정(1000℃)을 실시하여 50Å 두께의 산화막(도시되지 않음)을 형성한 다음, 전체 구조 표면을 따라 30~100Å 두께의 라이너 실리콘질화막(13)을 증착한다. 여기서, 라이너 실리콘질화막(13)은 SiH2Cl2및 NH3를 소오스 가스로 사용하여 680~800℃의 증착 온도로 0.4Torr 이하의 저압 분위기에서 증착하거나, 같은 소오스 가스를 사용하여 매엽식 저온 증착법으로 증착할 수 있으며, 매엽식 저온 증착법의 경우 플라즈마를 이용한 상기 소오스 가스의 활성화를 통해 증착할 수 있다.
계속하여, 도 1c에 도시된 바와 같이 전체 구조 상부에 트렌치 매립용 HDP 산화막(14)을 증착한다. 이때, HDP 산화막(14)의 증착 초기 단계에서, 산화 분위기에서 RF 바이어스를 인가함으로써 라이너 실리콘질화막(13)의 산화와 스퍼터 식각을 유도한다. 이에 따라 트렌치 하부 및 트렌치 마스크 상부 및 측벽의 라이너 실리콘질화막(13)이 산화 또는 제거되어 트렌치 측벽에 라이너 질화막 스페이서(13a)가 형성된다. 이때, HDP 산화막(14)은 SiH4및 O2를 소오스 가스로 사용하여 Ar, He 등의 비활성 가스를 혼합하여 증착하며, 증착시 기판 온도를 450~700℃ 범위에서조절한다.
이후, 실리콘질화막(12)을 연마정지막으로 하여 산화막 CMP 공정을 실시함으로써 HDP 산화막(16)을 평탄화하고, 인산 용액을 사용하여 실리콘질화막(12)을 제거함으로써 트렌치 소자분리 공정을 완료한다.
종래의 일반적인 HDP 산화막 증착 공정은 트렌치 하부 및 측벽을 보호하기 위하여 초기 단계에서는 RF 바이어스를 인가하지 않고 일정 두께의 산화막이 증착된 후 RF 바이어스를 인가하여 증착 공정을 진행하는 특징을 가지고 있다.
그러나, 본 발명에서는 상기와 같이 증착 초기 단계부터 RF 바이어스를 인가함으로써 트렌치 측벽에 라이너 실리콘질화막 스페이서를 형성한다. 이때, 트렌치 마스크 상부 및 트렌치 하부는 물론 트렌치 마스크 측벽의 라이너 실리콘질화막이 HDP 증착 공정의 스퍼터 특성에 의해 산화 또는 제거되기 때문에 트렌치 측벽에만 라이너 실리콘질화막을 잔류시킬 수 있다.
이 경우, 추가되는 공정이 없음은 물론, 트렌치 하부에 질화막이 존재하지 않기 때문에 스트레스에 의한 누설전류 증가를 방지할 수 있고, 트렌치 마스크 상부 및 측벽에도 질화막이 존재하지 않기 때문에 스트레스에 의한 트렌치 마스크의 탈착 현상 또한 나타나지 않는다.
첨부된 도면 도 2는 본 발명의 일 실시예에 따라 형성된 트렌치 소자분리막의 단면 주사현미경(SEM) 사진으로서, 트렌치 측벽에만 라이너 실리콘질화막 스페이서(A)가 띠 형태로 존재함을 확인할 수 있다.
또한, 첨부된 도면 도 3은 본 발명의 일 실시예에 따라 제조된 소자의 셀 접합 누설전류 측정 결과를 도시한 것으로, 본 발명의 적용에 의해 향상된 누설전류 특성을 확인할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 패드 산화막/실리콘질화막의 적층 구조로 구성된 트렌치 마스크를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 다른 물질을 사용하여 트렌치 마스크를 형성하는 경우에도 적용된다.
전술한 본 발명은 채널 영역의 도펀트가 소자분리막으로 확산되는 것을 방지하는 기본적인 효과와 더불어, 라이너 실리콘질화막 적용에 따른 누설전류 증가 및 트렌치 마스크 탈착 현상을 억제하는 효과가 있다. 한편, 본 발명은 이와 같은 효과를 추가적인 공정 없이 얻을 수 있기 때문에 양산성을 확보할 수 있다.

Claims (5)

  1. 실리콘 기판 상에 트렌치 마스크 패턴을 형성하는 제1 단계;
    상기 트렌치 마스크 패턴을 사용한 식각 공정을 실시하여 상기 실리콘 기판에 트렌치를 형성하는 제2 단계;
    상기 제2 단계를 마친 전체 구조 표면을 따라 라이너 실리콘질화막을 형성하는 제3 단계; 및
    상기 제3 단계를 마친 전체 구조 상부에 고밀도 플라즈마 산화막을 증착하되, 고밀도 플라즈마 산화막의 증착 초기부터 고주파(RF) 바이어스를 인가하여 상기 라인너 실리콘질화막이 상기 트렌치 측벽에만 잔류되도록 하는 제4 단계
    를 포함하여 이루어진 반도체 소자의 트렌치 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 제4 단계에서,
    상기 증착 초기에 상기 트렌치 마스크 패턴의 상부 및 측벽과, 상기 트렌치 하부의 상기 라이너 실리콘질화막이 산화 또는 스퍼터 식각되는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제3 단계에서,
    상기 라이너 실리콘질화막은 30~100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  4. 제3항에 있어서,
    상기 라이너 실리콘질화막은,
    SiH2Cl2및 NH3를 소오스 가스로 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  5. 제1항 또는 제2항에 있어서,
    상기 고밀도 플라즈마 산화막은,
    기판 온도를 450~700℃ 범위에서 조절하며, SiH4및 O2를 소오스 가스로 사용하여 증착하는 것을 특징으로 하는 소자분리막 형성방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040006466A (ko) * 2002-07-12 2004-01-24 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100677766B1 (ko) * 2003-11-28 2007-02-05 주식회사 하이닉스반도체 트렌치형 소자분리막을 갖는 반도체 소자 및 그의 제조 방법
KR101032893B1 (ko) * 2003-07-22 2011-05-06 주식회사 하이닉스반도체 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법
KR101037510B1 (ko) * 2003-12-24 2011-05-26 주식회사 하이닉스반도체 반도체 소자의 ｓｔｉ 형성 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101024254B1 (ko) * 2003-10-28 2011-03-29 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0299245B1 (en) * 1987-07-16 1992-09-16 Texas Instruments Incorporated Processing apparatus and method
KR100253311B1 (ko) * 1997-09-02 2000-06-01 김영환 반도체 소자의 평탄화 방법
KR100459691B1 (ko) * 1998-01-05 2005-01-17 삼성전자주식회사 반도체 장치의 트랜치 소자 분리 방법
KR100315441B1 (ko) * 1999-03-25 2001-11-28 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040006466A (ko) * 2002-07-12 2004-01-24 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR101032893B1 (ko) * 2003-07-22 2011-05-06 주식회사 하이닉스반도체 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법
KR100677766B1 (ko) * 2003-11-28 2007-02-05 주식회사 하이닉스반도체 트렌치형 소자분리막을 갖는 반도체 소자 및 그의 제조 방법
US7528052B2 (en) 2003-11-28 2009-05-05 Hynix Semiconductor Inc. Method for fabricating semiconductor device with trench isolation structure
US7902628B2 (en) 2003-11-28 2011-03-08 Hynix Semiconductor Inc. Semiconductor device with trench isolation structure
KR101037510B1 (ko) * 2003-12-24 2011-05-26 주식회사 하이닉스반도체 반도체 소자의 ｓｔｉ 형성 방법

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