KR20020017827A - 반도체 소자의 트렌치 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 소자분리 공정에 관한 것이며, 더 자세히는 트렌치 소자분리 공정에 관한 것이다. 본 발명은 INWE(inverse narrow width effect)를 유발하는 소자분리막에로의 붕소 확산을 방지할 수 있는 반도체 소자의 트렌치 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명의 특징적인 반도체 소자의 트렌치 소자분리막 형성방법은, 실리콘 기판 상에 패드 산화막 및 제1 질화막을 형성하는 제1 단계; 소자분리 마스크 공정 및 식각 공정을 통해 상기 패드 산화막 및 상기 제1 질화막을 패터닝하고 상기 실리콘 기판에 트렌치를 형성하는 제2 단계; 제1 산화 공정을 실시하여 상기 트렌치 표면 및 상기 제1 질화막 표면에 에 제1 산화막을 형성하는 제3 단계; 상기 제3 단계를 마친 전체 구조 표면을 따라 제2 질화막을 형성하는 제4 단계; 제2 산화 공정을 실시하여 상기 제2 질화막 표면에 제2 산화막을 형성하는 제5 단계; 및 상기 트렌치 내에 트렌치 매립 산화막을 매립하는 제6 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 소자분리 공정에 관한 것이며, 더 자세히는 트렌치 소자분리 공정에 관한 것이다.
트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 부각되고 있으며, 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
종래의 STI 공정은 실리콘 기판 상에 패드 산화막 및 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성한다. 계속하여, 일련의 트렌치 측벽 희생산화 공정(건식 식각에 의한 실리콘 표면의 식각 결함의 제거 목적) 및 트렌치 측벽 재산화 공정을 실시하고, 트렌치 매립용 산화막을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시한다. 이어서, 질화막 및 패드 산화막을 제거하여 소자분리막을 형성한다.
이후, 웰 형성 및 Vt 조절을 위한 이온주입 공정, 게이트 형성 공정, 소오스/드레인 형성 공정을 통해 트랜지스터를 형성한다.
통상적으로, 트랜지스터의 Vt(문턱전압) 값은 기판 자체의 도펀트 농도 및 웰의 도펀트 농도 등을 고려하여 채널 영역에 추가적인 이온주입(Vt 이온주입)을 실시하여 조절하고 있는데, Vt 이온주입 전에 행해지는 열공정에 의해 채널 영역에서 붕소(boron)가 주위의 소자분리막 등으로 확산되어 예정된 Vt 값을 얻을 수 없는 현상이 발생하고 있다. 이러한 Vt 값의 열화 현상을 INWE(inverse narrow width effect)라 하는데, INWE는 트랜지스터의 특성을 열화시키는 요인이 되고 있다.
종래의 일반적인 STI 공정으로는 이러한 INWE를 방지할 수 없기 때문에 새로운 STI 공정의 개발이 필요하다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, INWE를 유발하는 소자분리막에로의 붕소 확산을 방지할 수 있는 반도체 소자의 트렌치 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 STI 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판
11 : 패드 산화막
12, 14 : 질화막
13, 13a, 15 : 산화막
16 : 트렌치 매립용 산화막
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자의 트렌치 소자분리막 형성방법은, 실리콘 기판 상에 패드 산화막 및 제1 질화막을 형성하는 제1 단계; 소자분리 마스크 공정 및 식각 공정을 통해 상기 패드 산화막 및 상기 제1 질화막을 패터닝하고 상기 실리콘 기판에 트렌치를 형성하는 제2 단계; 제1 산화 공정을 실시하여 상기 트렌치 표면 및 상기 제1 질화막 표면에 에 제1 산화막을 형성하는 제3 단계; 상기 제3 단계를 마친 전체 구조 표면을 따라 제2 질화막을 형성하는 제4 단계; 제2 산화 공정을 실시하여 상기 제2 질화막 표면에 제2 산화막을 형성하는 제5 단계; 및 상기 트렌치 내에 트렌치 매립 산화막을 매립하는 제6 단계를 포함하여 이루어진다.
바람직하게, 상기 제6 단계는, 상기 제5 단계를 마친 전체 구조 상부에 상기 트렌치 매립 산화막을 증착하는 제7 단계와, 상기 제1 질화막을 연마 정지막으로하여 상기 트렌치 매립 산화막을 연마하는 제8 단계를 포함하여 이루어진다.
바람직하게, 상기 제1 산화 공정은 1000℃ 이상의 온도에서 건식 산화 공정으로 수행한다.
바람직하게, 상기 제2 산화 공정은 900℃ 이하의 온도에서 습식 산화 공정으로 수행한다.
바람직하게, 상기 제1 산화막은 상기 실리콘 기판 표면에서 100Å 이하의 두께로 형성하며, 상기 제1 질화막 표면에서 50Å 이하의 두께로 형성한다.
바람직하게, 상기 제2 질화막은 750℃ 이하의 온도에서 50Å 이하의 두께로 증착한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 트렌치 소자분리막 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 공정은, 우선 도 1에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 질화막(12)을 각각 50∼200Å 및 1000∼3000Å의 두께로 차례로 형성한다.
다음으로, 도 2에 도시된 바와 같이 소자분리 마스크 공정 및 식각 공정을 실시하여 질화막(12) 및 패드 산화막(11)을 패터닝하고, 질화막(12)을 식각 마스크로 사용하여 실리콘 기판(10)을 1500∼4000Å 식각함으로써 트렌치를 형성한다.
이어서, 도 3에 도시된 바와 같이 트렌치 식각에 의한 실리콘 기판(10) 표면의 식각 손상을 제거하기 위하여 통상적으로 실시되는 트렌치 측벽 희생산화 및 희생산화막 습식 제거 공정을 실시하고, 다시 트렌치 측벽 재산화 공정을 실시하여 산화막(13)을 형성하고, 전체 구조 표면을 따라 질화막(14)을 증착한다. 여기서, 산화막(13)을 형성하기 위한 산화 공정시 질화막(12)의 표면에서도 얇은 산화막(13a)이 형성되도록 해야 하는데, 이를 위해 1000℃ 이상의 고온 건식산화 공정을 실시하며, 실리콘 기판(10) 표면에서는 100Å 이하의 산화막(13)이 형성되고, 질화막(12) 표면에서는 50Å 이하의 산화막(13a)가 형성되도록 한다. 그리고, 질화막(14)은 균일성을 확보하기 위하여 증착 온도를 750℃ 이하로 제한하고, 그 두께는 50Å 이하로 제한한다.
계속하여, 도 4에 도시된 바와 같이 다시 산화 공정을 실시하여 질화막(14) 표면에 산화막(15)을 형성한다. 이때, 습식산화 공정을 이용하며, 산화 온도는 900℃ 이하로 제한한다. 이처럼 산화 온도를 제한하는 이유는 산화 온도가 높을 경우 질화막(14)이 깨지는 것을 방지하기 위함이다. 한편, 산화 공정에 의해 질화막(14)이 대부분 산화되어 산화질화막 형태로 존재하게 되며, 트렌치 영역에서 실리콘 기판(10)으로부터 산화막(15) 표면까지의 두께가 300Å 이내가 되도록 해야 한다.
다음으로, 도 5에 도시된 바와 같이 전체 구조 상부에 트렌치 매립용 산화막(16)을 증착하고, 질화막(12)을 연마정지막으로 하여 산화막 CMP 공정을 실시하여 트렌치 매립용 산화막(16)을 평탄화한다.
이후, 인산 용액을 사용하여 질화막(12) 제거 공정을 실시하여 소자분리 공정을 완료한다.
상기와 같은 공정을 통해 소자 분리막의 외부를 질화막(또는 산화질화막)으로 커버할 수 있게 되며, 이러한 질화막(또는 산화질화막)이 후속 열공정시 붕소의 확산을 방지하는 작용을 하게 된다. 한편, 질화막의 표면이 산화된 상태이기 때문에 트렌치 매립 산화막과의 반응을 억제할 수 있기 때문에 질화막의 사용으로 인한 박막 리프팅 현상이 일어날 우려는 없다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 채널 영역에서 붕소가 소자분리막으로 확산되는 것을 방지함으로써 INWE를 억제하는 효과가 있으며, 이로 인하여 반도체 소자의 특성 향상을 기대할 수 있다.
Claims (6)
- 실리콘 기판 상에 패드 산화막 및 제1 질화막을 형성하는 제1 단계;소자분리 마스크 공정 및 식각 공정을 통해 상기 패드 산화막 및 상기 제1 질화막을 패터닝하고 상기 실리콘 기판에 트렌치를 형성하는 제2 단계;제1 산화 공정을 실시하여 상기 트렌치 표면 및 상기 제1 질화막 표면에 에 제1 산화막을 형성하는 제3 단계;상기 제3 단계를 마친 전체 구조 표면을 따라 제2 질화막을 형성하는 제4 단계;제2 산화 공정을 실시하여 상기 제2 질화막 표면에 제2 산화막을 형성하는 제5 단계; 및상기 트렌치 내에 트렌치 매립 산화막을 매립하는 제6 단계를 포함하여 이루어진 반도체 소자의 트렌치 소자분리막 형성방법.
- 제1항에 있어서,상기 제6 단계는,상기 제5 단계를 마친 전체 구조 상부에 상기 트렌치 매립 산화막을 증착하는 제7 단계와,상기 제1 질화막을 연마 정지막으로 하여 상기 트렌치 매립 산화막을 연마하는 제8 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
- 제1항 또는 제2항에 있어서,상기 제1 산화 공정은 1000℃ 이상의 온도에서 건식 산화 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
- 제3항에 있어서,상기 제2 산화 공정은 900℃ 이하의 온도에서 습식 산화 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
- 제3항에 있어서,상기 제1 산화막은 상기 실리콘 기판 표면에서 100Å 이하의 두께로 형성하며, 상기 제1 질화막 표면에서 50Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
- 제1항 또는 제2항에 있어서,상기 제2 질화막은 750℃ 이하의 온도에서 50Å 이하의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
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|---|---|---|---|---|
| JP2003045957A (ja) * | 2001-05-18 | 2003-02-14 | Samsung Electronics Co Ltd | 半導体装置の素子分離方法 |
| KR100694602B1 (ko) * | 2005-12-12 | 2007-03-13 | 대림산업 주식회사 | 믹서트럭 호퍼의 물세척 방지를 위한 배처 플랜트 고정식호퍼커버 |
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| KR100694602B1 (ko) * | 2005-12-12 | 2007-03-13 | 대림산업 주식회사 | 믹서트럭 호퍼의 물세척 방지를 위한 배처 플랜트 고정식호퍼커버 |
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