KR20040006466A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 패드질화막을 식각 장벽으로 이용한 식각 공정을 통해 실리콘 기판의 소자분리 영역에 트렌치를 형성하는 단계와, 상기 트렌치 부분의 스트레스를 완화시킬 목적으로 선형질화막을 증착하는 단계와, 상기 트렌치 내에 산화막을 매립시키는 단계와, 상기 패드질화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법에 있어서, 상기 패드질화막 및 선형질화막은 매엽식(single type) 챔버를 이용한 화학기상증착 공정에 따라 기판 상부면에만 실리콘질화막을 증착시켜 형성하는 것을 특징으로 하며, 여기서, 상기 실리콘 질화막의 매엽식 챔버를 이용한 화학기상증착 공정은 증착 온도를 600∼800℃, 그리고, 증착 압력을 1∼500torr로 하여 수행하고, 또한, 실리콘질화막의 응력이 낮아지도록 소오스 가스인 SiH4및 NH3가스, 또는, SiH2Cl2및 NH3가스의 유량비를 조절하여 질소 대 실리콘의 조성비를 조절한다. 본 발명에 따르면, 기판의 전면 상에만 실리콘질화막이 증착되도록 할 수 있기 때문에 소자분리 공정 후에 기판 후면에 증착된 실리콘질화막을 제거하기 위한 추가 공정이 필요치 않으며, 그래서, 제조 공정수 및 비용을 절감할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히, 웨이퍼 후면에 패드질화막 및 선형질화막이 증착되는 것을 방지하기 위한 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조시 소자와 소자 사이의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되고 있다.
여기서, 상기 로코스 공정은 퍼니스(furnace) 내에서 산소와 열을 공급하여 실리콘질화막에 의해 가려지지 않은 실리콘 기판 부분에 200∼1000㎚의 실리콘산화막을 성장시키고, 이를 소자간 전기적 분리를 이루는 소자분리막으로 사용하는 공정으로서, 비교적 공정 진행이 용이하여 많이 이용되어져 왔지만, 이 공정에 의한 소자분리막은 그 가장자리 부분에 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 형성 면적을 줄이는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었다.
따라서, 현재 대부분의 반도체 소자는 그 제조시 작은 폭을 가지면서 우수한 소자분리 특성의 소자분리막 형성이 가능한 STI 공정을 적용해서 소자분리막을 형성하고 있다.
이하, 종래 기술에 따른 STI 공정을 공정을 이용한 소자분리막 형성방법을 간략하게 설명하도록 한다.
먼저, 실리콘 기판 상에 열산화 공정을 통해 실리콘산화막(이하, 패드산화막)을 성장시키고, 상기 패드산화막 상에 퍼니스를 이용한 저압화학기상증착(이하, LPCVD) 공정을 통해 식각 장벽으로서 기능할 실리콘질화막(이하, 패드질화막)을 증착한다.
그런다음, 공지의 포토리소그라피 공정에 따라 상기 패드질화막과 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키고, 이어, 노출된 기판 부분을 식각하여 트렌치를 형성한다.
이어서, 식각 데미지를 회복시키기 위해 희생 산화 공정을 수행하고, 이 과정에서 트렌치 표면에 형성된 희생 산화막을 습식식각으로 제거한 후, 다시 열산화 공정을 통해 열산화막을 형성한다.
다음으로, 트렌치 부분의 스트레스를 완화시키기 위한 목적으로 퍼니스를 이용한 LPCVD 공정을 통해 기판 결과물의 전 영역 상에 선형질화막(liner nitride)를 증착하고, 마찬가지로, 퍼니스를 이용한 LPCVD 공정을 통해 상기 선형질화막 상에 선형산화막을 증착한다.
그리고나서, 상기 트렌치를 매립하도록 기판의 전 영역 상에 산화막을 증착한 후, 상기 산화막의 표면을 CMP(Chemical Mechanical Polishing)하고, 이어, 상기 패드질화막과 패드산화막을 제거함으로써 소자분리막의 형성을 완성한다.
그러나, 전술한 바와 같은 종래의 STI 공정을 이용한 소자분리막 형성방법에 따르면, 상기 패드질화막 및 선형질화막은 퍼니스를 이용한 LPCVD 공정을 통해 증착하게 되는데, 상기 퍼니스를 이용한 LPCVD 공정은 Si3N4의 정확한 조성과 낮은 수소 농도를 갖는 것과 관련해서 식각 저항성이 우수하고, 증착 온도를 변화시키거나 소오스 가스의 유량비를 바꾸어도 조성의 변화가 적은 매우 안정된 실리콘질화막을 얻을 수 있다는 장점은 있으나, 도 1에 도시된 바와 같이, 실리콘질화막(12)의 증착이 기판, 즉, 웨이퍼(11)의 전면 뿐 아니라 후면에도 이루어지는 바, 소자분리 공정을 완료한 후에는 반드시 웨이퍼 후면에 대한 실리콘질화막의 제거 공정을 수행하야 하는 번거로움이 있으며, 이에 따라, 추가 공정으로 인한 공정수 및 비용 증가가 유발되는 문제점이 있다. 특히, 상기 실리콘질화막을 제거하기 위해서는 다량의 인산(H3PO4) 케미컬을 이용한 습식 식각 공정을 수행해야 하는 바, 추가적인장비비 투자와 지속적인 재료비의 사용이 불가피하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자분리 공정 후의 웨이퍼 후면 식각으로 인한 공정수 및 비용 증가를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1은 종래의 문제점을 설명하기 위한 단면도.
도 2는 본 발명의 실시예에 따라 증착된 실리콘질화막을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 웨이퍼 22 : 실리콘질화막
상기와 같은 목적을 달성하기 위하여, 본 발명은, 패드질화막을 식각 장벽으로 이용한 식각 공정을 통해 실리콘 기판의 소자분리 영역에 트렌치를 형성하는 단계와, 상기 트렌치 부분의 스트레스를 완화시킬 목적으로 선형질화막을 증착하는 단계와, 상기 트렌치 내에 산화막을 매립시키는 단계와, 상기 패드질화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법에 있어서, 상기 패드질화막 및 선형질화막은 매엽식(single type) 챔버를 이용한 화학기상증착 공정에 따라 기판 상부면에만 실리콘질화막을 증착시켜 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 실리콘 질화막의 매엽식 챔버를 이용한 화학기상증착 공정은 증착 온도를 600∼800℃, 그리고, 증착 압력을 1∼500torr로 하여 수행하며, 또한, 실리콘 질화막의 응력을 낮추기 위해 소오스 가스인 SiH4및 NH3가스, 또는, SiH2Cl2및 NH3가스의 유량비를 조절하여 질소 대 실리콘의 조성비를 조절하며, 바람직하게, 상기 질소 대 실리콘의 조성비를 4:3∼4:4로 조절한다.
본 발명에 따르면, 매엽식 챔버를 이용한 LPCVD 방식으로 실리콘질화막을 증착하기 때문에 웨이퍼 후면에 실리콘질화막이 증착되는 것을 방지할 수 있으며, 그래서, 웨이퍼 후면 식각으로 인한 공정수 및 비용 증가를 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
우선, 본 발명은 기존의 STI 공정과 동일 순으로 진행하여 트렌치형의 소자분리막을 형성하되, 패드질화막과 선형질화막의 형성시, 실리콘질화막의 증착을 기존의 퍼니스를 이용한 LPCVD 공정 대신에 매엽식(single type) 챔버를 이용한 LPCVD 공정으로 진행하는 것을 그 특징으로 한다.
자세하게, 본 발명의 소자분리막 형성방법은 다음과 같다.
먼저, 실리콘 기판 상에 열산화 공정을 통해 10∼50㎚의 두께로 패드산화막을 형성하고, 상기 패드산화막 상에 식각 장벽으로서 기능할 패드질화막을 형성한다. 이때, 상기 패드질화막의 형성은 기존의 퍼니스를 이용한 LPCVD 공정이 아닌 한 장의 웨이퍼만을 챔버 내에 장입시키는 매엽식 챔버를 이용한 LPCVD 공정에 따라 실리콘질화막을 증착하여 형성한다.
여기서, 상기 실리콘질화막의 증착을 매엽식 챔버를 이용한 LPCVD 공정으로 진행하게 되면, 도 2에 도시된 바와 같이, 실리콘질화막(22)은 단지 기판, 즉, 웨이퍼(21)의 상면에만 증착되며, 따라서, 소자분리 공정 이후에 상기 웨이퍼(21) 후면에 증착된 실리콘질화막을 제거하기 위한 추가 공정은 필요치 않게 된다.
계속해서, 공지의 포토리소그라피 공정에 따라 상기 패드질화막과 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시킨 후, 노출된 기판 부분을 200∼2000㎚ 깊이만큼 식각하여 트렌치를 형성한다.
이어서, 식각 데미지의 회복시키기 위해 희생 산화 공정을 수행하고, 이 과정에서 트렌치 표면에 형성된 희생 산화막을 습식식각으로 제거한 후, 다시 열산화 공정을 통해 5∼20㎚ 두께로 열산화막을 형성한다.
그 다음, 트렌치 부분의 스트레스를 완화시키기 위한 목적으로 상기 기판 결과물 상에 4∼20㎚의 두께로 선형질화막을 형성한다. 이때, 상기 선형질화막은 전술한 패드질화막과 마찬가지로 매엽식 챔버를 이용한 LPCCVD 공정에 따라 실리콘질화막을 증착하여 형성하며, 이 경우도 마찬가지로, 소자분리 공정 이후에 웨이퍼 후면에 증착된 실리콘질화막을 제거하기 위한 추가 공정은 필요치 않게 된다.
다음으로, 선형질화막 상에 퍼니스를 이용한 LPCVD 공정을 통해 5∼20㎚의 두께로 선형산화막을 증착한다. 그런다음, 상기 트렌치를 매립하도록 기판 상에 산화막을 증착한 후, 상기 산화막의 표면을 CMP하고, 그리고나서, 상기 패드질화막과 패드산화막을 제거하여, 본 발명에 따른 트렌치형의 소자분리막 형성을 완성한다.
이상에서와 같이, 본 발명은 패드질화막 및 선형질화막의 형성시 한 장의 웨이퍼만을 장입시키는 매엽식 챔버를 이용한 LPCVD 방식으로 진행하여 웨이퍼의 전면 상에만 실리콘질화막이 증착되도록 함으로써, 소자분리막의 형성후에 웨이퍼의 후면에 증착된 실리콘질화막을 제거하기 위한 습식 식각 공정을 생략할 수 있으며, 이에 따라, 습식 식각 장비의 구입 및 유지비는 물론 식각에 필요한 인산 용액의구입비 및 보관 유지비와 식각 공정 자체 및 이 공정에 필요한 비용을 절감할 수 있는 바, 생산성을 향상시킬 수 있다.
또한, 본 발명은 매엽식 챔버를 이용한 LPCVD 방식으로 실리콘질화막을 증착하되, 소오스 가스인 SiH4및 NH3가스, 또는, SiH2Cl2및 NH3가스의 유량비를 조절하여 실리콘질화막의 조성 중 실리콘의 양이 증가되도록 질소 대 실리콘의 조성비를 조절하며, 바람직하게, 상기 질소 대 실리콘의 조성비를 4:3∼4:4로 조절함으로써, 종래의 퍼니스를 이용한 LPCVD 방식에 비해 상대적으로 실리콘질화막의 응력을 낮출 수 있고, 그래서, 크랙(crack), 리프팅(lifting)을 발생을 억제할 수 있음은 물론 트렌치를 매립시키는 산화막의 들뜸 현상도 방지할 수 있으며, 아울러, 트렌치 표면의 응력을 낮추어 소자의 누설전류 특성도 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 패드질화막을 식각 장벽으로 이용한 식각 공정을 통해 실리콘 기판의 소자분리 영역에 트렌치를 형성하는 단계와, 상기 트렌치 부분의 스트레스를 완화시킬 목적으로 선형질화막(liner nitride)을 증착하는 단계와, 상기 트렌치 내에 산화막을 매립시키는 단계와, 상기 패드질화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법에 있어서,
    상기 패드질화막 및 선형질화막은 매엽식(single type) 챔버를 이용한 화학기상증착 공정에 따라 기판 상부면에만 실리콘질화막을 증착시켜 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 실리콘질화막의 매엽식 챔버를 이용한 화학기상증착 공정은 증착 온도를 600∼800℃, 그리고, 증착 압력을 1∼500torr로 하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 실리콘질화막의 매엽식 챔버를 이용한 화학기상증착 공정은
    소오스 가스인 SiH4및 NH3가스, 또는, SiH2Cl2및 NH3가스의 유량비를 조절하여 질소 대 실리콘의 조성비를 조절하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 3 항에 있어서, 상기 질소 대 실리콘의 조성비는 4:3∼4:4로 조절하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206118A (ja) * 1992-01-24 1993-08-13 Sony Corp 絶縁膜の形成方法
KR19990039611A (ko) * 1997-11-13 1999-06-05 윤종용 개선된 연마 저지층을 갖는 트랜치 소자 분리방법
KR20020055196A (ko) * 2000-12-28 2002-07-08 박종섭 반도체 소자의 트렌치 소자분리막 형성방법

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