KR20020049807A - 반도체 디바이스의 소자 분리 방법 - Google Patents

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Abstract

미소 패턴에 대응하여 트렌치를 형성하기 위하여 에피텍셜 성장 방법을 이용하여 소자 분리를 위한 트렌치를 형성한 반도체 디바이스의 소자 분리 방법에 관한 것으로서, 본 발명은 기판 상에 트렌치 형성을 위한 산화막을 형성시키는 단계; 상기 산화막 상부에 상기 트랜치 형성을 위한 영역은 마스킹하고 액티브 영역은 윈도우가 형성된 패턴을 갖는 포토레지스트를 형성하는 단계; 상기 산화막을 액티브가 형성될 영역을 식각하는 단계; 상기 포토레지스트를 제거하는 단계; 상기 식각된 액티브 영역에 에피텍셜 성장 막질을 형성시키는 단계; 및 상기 에피텍셜 성장 막질을 평탄화하는 단계를 구비하여 이루어진다.

Description

반도체 디바이스의 소자 분리 방법{Isolation method for a semiconductor device}
본 발명은 반도체 디바이스의 소자 분리 방법에 관한 것으로서, 더욱 상세하게는 미소 패턴에 대응하여 트렌치를 형성하기 위하여 에피텍셜 성장 방법을 이용하여 소자 분리를 위한 트렌치를 형성한 반도체 디바이스의 소자 분리 방법에 관한 것이다.
최근 반도체 디바이스가 고집적화됨에 따라서 0.1㎛ 이하의 선폭 기술이 적용되고 있으며, 일반적으로 트렌치 분리 공정은 기판에 트랜치(Trench)를 형성한 후 실리콘 산화물을 채워넣고 화학적 물리적 폴리싱을 수행하여 진행된다.
그러나, 0.1㎛ 이하의 소자 제조 기술에서 액티브 폭이 0.1㎛ 이하의 수준으로 요구될 것이 예상되며, 기존의 화학적 증착 방법으로 트렌치에 실리콘 산화물을 채우는 것은 0.1㎛ 이하 기술에서는 사실상 불가능해진다.
그러므로, 이러한 0.1㎛ 이하의 소자 제조 기술에 적용될 수 있는 트렌치 형성 방법의 제시가 요구되고 있으며, 이러한 트렌치 형성을 통한 소자 분리의 구현없이 반도체 디바이스의 고집적화는 한계성을 갖는 문제점이 있다.
본 발명의 목적은 에피텍셜 성장을 이용하여 산화막을 성장시키는 방법으로 트렌치를 구현하여 소자를 분리시킴에 있다.
도 1 내지 도 7은 본 발명에 따른 반도체 디바이스의 소자 분리 방법을 설명하는 공정도
본 발명에 따른 반도체 디바이스의 소자 분리 방법은, 기판 상에 트렌치 형성을 위한 산화막을 형성시키는 단계; 상기 산화막 상부에 상기 트랜치 형성을 위한 영역은 마스킹하고 액티브 영역은 윈도우가 형성된 패턴을 갖는 포토레지스트를 형성하는 단계; 상기 산화막을 액티브가 형성될 영역을 식각하는 단계; 상기 포토레지스트를 제거하는 단계; 상기 식각된 액티브 영역에 에피텍셜 성장 막질을 형성시키는 단계; 및 상기 에피텍셜 성장 막질을 평탄화하는 단계를 구비하여 이루어진다.
여기에서, 산화막은 열산화막이며, 상기 평탄화 후 상기 에피텍셜 막질 상에 실리콘 산화막을 형성시킨 후 습식식각을 진행할 수 있다.
이와 다르게 산화막은 플라즈마 증착 산화막질이며, 상기 산화막이 형성된 후 어닐링을 수행할 수 있다.
그리고, 액티브가 형성될 영역을 식각할 때 상기 산화막은 언더컷을 갖도록 건식식각됨이 바람직하다.
이하, 본 발명에 따른 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
본 발명은 기판에 트렌치를 형성한 후 액티브 영역을 식각한 후 식각된 부분을 에피텍셜 성장 방법으로 실리콘을 성장시킴으로써 소자 분리를 구현시킨 것이다.
이에 따라서, 도 1 내지 도 7의 방법으로 소자 분리가 이루어진다.
먼저, 도 1과 같이 기판(10) 상에 열 산화막(12)이 약 4000Å 정도 성장된다. 열 산화막(12)은 1000℃ 내지 1200℃ 정도의 온도 환경에서 형성됨이 바람직하다.
그리고, 도 2와 같이 식각할 영역에 윈도우가 형성되도록 포토레지스트(14) 막질이 코팅되어 노광된 후 현상된다. 현상된 포토레지스트(14) 막질은 하부 막인 열 산화막(12)의 마스킹 막질이 된다.
그 후, 도 3과 같이 열 산화막(12)이 건식식각된다. 열 산화막(12)은 건식식각 공정을 진행하기 위하여 인가되는 전력이나 식각 가스의 양을 조절함으로써 'A'와 같이 하부에 언더컷을 갖도록 식각된다. 구체적으로 전력은 건식식각 공정이 진행될 때 점차적으로 식각종료점까지 그 세기를 증가시킴으로써 언더컷이 형성되도록 할 수 있으며, 식각가스는 건식 식각공정이 진행될 때 점차적으로 식각종료점까지 그 양을 증가시킴으로써 언더컷이 형성되도록 할 수 있다.
건식식각이 종료되면, 마스킹 막질로 이용된 포토레지스트(14) 막질이 도 4와 같이 제거된다. 그러면, 트렌치로 이용될 열 산화막(12)이 기판(10) 상에 아일랜드(Island)로 남는다.
상술한 도 4의 공정이 종료되면 선택적 에피텍셜 증착(Selective epitaxial growth) 공정이 진행되고, 그에 따라서 에피텍셜 막질(16)이 형성되며, 이 에피텍셜 막질(16) 영역은 소자 제조 공정에서 액티브 영역으로 이용되며, 에피텍셜 막질(16)은 후속 공정을 감안하여 열 산화막(12)의 성장 두께보다 500Å 내지 1000Å 정도 더 상장시킨다.
이때 에피텍셜 막질(16)은 900℃ 내지 1100℃ 환경에서 성장됨이 바람직하며, 반응압력은 10 Torr 내지 80 Torr 정도 환경에서 성장됨이 바람직하다. 그리고, 반응 가스는 DCS : 200sccm 내지 400sccm, HCI : 300sccm 내지 500 sccm의 양으로 공급됨이 바람직하다.
도 5와 같이 형성된 에피텍셜 막질(16)은 화학적 물리적 폴리싱 공정에 의하여 도 6과 같이 평탄화된다.
화학적 물리적 폴리싱 공정이 진행되어서 액티브 영역으로 이용될 에피텍셜 막질(16) 상에는 화학적 물리적 폴리싱 공정에 기인한 불순물이 잔류될 수 있다. 그러므로, 이 부분의 식각을 위해서 도 7과 같이 실리콘 산화막(18)을 약 500Å 정도 성장시킨다. 이때 산화막(18) 성장 환경은 800℃ 내지 900℃ 정도가 적당하다.
이후 습식 식각 공정을 진행하여 실리콘 산화막(18)을 제거하면 우수한 액티브 표면이 형성될 수 있고, 이를 통하여 구현된 에피텍셜 막질(16) 상에 트랜지스터가 구현될 수 있다.
상술한 공정에 있어서 트렌치를 구현하기 위한 막질은 반드시 열 산화막(12)이어야 한다. 이는 도 6의 화학적 물리적 폴리싱 이후 형성되는 실리콘 산화막(18)과 식각 속도가 같아서 필드와 액티브 영역 간의 단차가 형성되는 것을 방지하기 위해서이다.
만약 트렌치를 형성하기 위한 막질로써 열 산화막(12)이 이용되지 않고, 플라즈마 증착 산화 막질이 이용되면, 플라즈마 증착 산화 막질은 어닐 처리되어야 한다. 이는 플라즈마 증착 산화 막질은 어닐되지 않은 경우 HF에 대한 식각 속도가 실리콘 산화막보다 커서 필드와 액티브 영역간의 단차가 발생되기 때문이다.
따라서, 본 발명에 의하면 에피텍셜 성장 방법을 이용하여 트렌치를 형성하여 0.1㎛ 이하 기술에서 소자 분리가 이루어짐으로써 반도체 디바이스의 고집적화가 용이해지는 효과가 있다.

Claims (8)

  1. 기판 상에 트렌치 형성을 위한 산화막을 형성시키는 단계;
    상기 산화막 상부에 상기 트랜치 형성을 위한 영역은 마스킹하고 액티브 영역은 윈도우가 형성된 패턴을 갖는 포토레지스트를 형성하는 단계;
    상기 산화막을 액티브가 형성될 영역을 식각하는 단계;
    상기 포토레지스트를 제거하는 단계;
    상기 식각된 액티브 영역에 에피텍셜 성장 막질을 형성시키는 단계; 및
    상기 에피텍셜 성장 막질을 평탄화하는 단계;를 구비함을 특징으로 하는 반도체 디바이스의 소자 분리 방법.
  2. 제 1 항에 있어서,
    상기 산화막질은 열산화막이며, 상기 평탄화 후 상기 에피텍셜 막질 상에 실리콘 산화막을 형성시킨 후 습식식각을 진행하는 단계를 더 구비함을 특징으로 하는 반도체 디바이스의 소자 분리 방법.
  3. 제 1 항에 있어서,
    상기 산화막은 플라즈마 증착 산화막질이며, 상기 산화막이 형성된 후 어닐링을 수행함을 특징으로 하는 반도체 디바이스의 소자 분리 방법.
  4. 제 1 항에 있어서,
    상기 액티브가 형성될 영역을 식각할 때 상기 산화막은 언더컷을 갖도록 건식식각됨을 특징으로 하는 반도체 디바이스의 소자 분리 방법.
  5. 제 1 항에 있어서,
    상기 에피텍셜 성장 막질은 상기 산화막보다 500Å 내지 1000Å 더 두껍게 형성됨을 특징으로 하는 반도체 디바이스의 소자 분리 방법.
  6. 제 5 항에 있어서,
    상기 산화막은 4000Å 내지 5000Å의 두께로 형성됨을 특징으로 하는 반도체 디바이스의 소자 분리 방법.
  7. 제 1 항에 있어서,
    상기 언더컷은 건식식각 공정이 진행될 때 점차적으로 전력의 세기를 식각종료점까지 증가시킴으로써 형성됨을 특징으로 하는 반도체 디바이스의 소자 분리 방법.
  8. 제 1 항에 있어서,
    상기 언더컷은 건식식각 공정이 진행될 때 점차적으로 식각가스의 양을 식각종료점까지 증가시킴으로써 형성됨을 특징으로 하는 반도체 디바이스의 소자 분리방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100503935B1 (ko) * 2001-09-20 2005-07-26 미쓰비시덴키 가부시키가이샤 반도체장치의 제조방법
KR100571422B1 (ko) * 2004-12-23 2006-04-14 동부아남반도체 주식회사 얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법
CN103021923A (zh) * 2011-09-21 2013-04-03 南亚科技股份有限公司 半导体的制造方法
CN103187250A (zh) * 2011-12-31 2013-07-03 中芯国际集成电路制造(上海)有限公司 多次外延生长方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5130268A (en) * 1991-04-05 1992-07-14 Sgs-Thomson Microelectronics, Inc. Method for forming planarized shallow trench isolation in an integrated circuit and a structure formed thereby
JPH065693A (ja) * 1992-06-22 1994-01-14 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH06132392A (ja) * 1992-06-23 1994-05-13 Nec Corp 半導体装置
JPH07235591A (ja) * 1994-02-24 1995-09-05 Nec Corp 半導体装置の製造方法
JPH09148426A (ja) * 1995-11-24 1997-06-06 Sony Corp 半導体装置の製造方法
JP2000100931A (ja) * 1998-09-25 2000-04-07 Seiko Epson Corp 半導体装置及びその製造方法
KR20010002746A (ko) * 1999-06-17 2001-01-15 윤종용 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5130268A (en) * 1991-04-05 1992-07-14 Sgs-Thomson Microelectronics, Inc. Method for forming planarized shallow trench isolation in an integrated circuit and a structure formed thereby
JPH065693A (ja) * 1992-06-22 1994-01-14 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH06132392A (ja) * 1992-06-23 1994-05-13 Nec Corp 半導体装置
JPH07235591A (ja) * 1994-02-24 1995-09-05 Nec Corp 半導体装置の製造方法
JPH09148426A (ja) * 1995-11-24 1997-06-06 Sony Corp 半導体装置の製造方法
JP2000100931A (ja) * 1998-09-25 2000-04-07 Seiko Epson Corp 半導体装置及びその製造方法
KR20010002746A (ko) * 1999-06-17 2001-01-15 윤종용 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100503935B1 (ko) * 2001-09-20 2005-07-26 미쓰비시덴키 가부시키가이샤 반도체장치의 제조방법
KR100571422B1 (ko) * 2004-12-23 2006-04-14 동부아남반도체 주식회사 얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법
CN103021923A (zh) * 2011-09-21 2013-04-03 南亚科技股份有限公司 半导体的制造方法
CN103187250A (zh) * 2011-12-31 2013-07-03 中芯国际集成电路制造(上海)有限公司 多次外延生长方法
CN103187250B (zh) * 2011-12-31 2016-02-03 中芯国际集成电路制造(上海)有限公司 多次外延生长方法

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