JP2000100931A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000100931A JP2000100931A JP10272113A JP27211398A JP2000100931A JP 2000100931 A JP2000100931 A JP 2000100931A JP 10272113 A JP10272113 A JP 10272113A JP 27211398 A JP27211398 A JP 27211398A JP 2000100931 A JP2000100931 A JP 2000100931A
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Abstract
(57)【要約】
【課題】素子能動領域の寸法制御が容易に行え、また、
平坦性の良好な半導体装置の素子分離、及びその製造方
法を提供する。 【解決手段】シリコン基板のウェル拡散層上に素子分離
シリコン酸化膜を形成し、素子能動領域を開口した後、
その開口部に、素子分離シリコン酸化膜との段差が１０
０ｎｍ以内で、かつ前記シリコン基板との界面近傍５０
０ｎｍ以内の深さ方向領域で１０16ｃｍ-3〜１０17ｃｍ
-3のピーク濃度を有する第１導電型不純物から構成され
るエピタキシャル単結晶シリコン層を選択的に形成す
る。 【効果】素子能動領域の寸法制御が容易であり、かつ、
平坦性の良好な半導体装置の素子分離を提供できる。ま
た、製造方法の工程数を削減できる。
平坦性の良好な半導体装置の素子分離、及びその製造方
法を提供する。 【解決手段】シリコン基板のウェル拡散層上に素子分離
シリコン酸化膜を形成し、素子能動領域を開口した後、
その開口部に、素子分離シリコン酸化膜との段差が１０
０ｎｍ以内で、かつ前記シリコン基板との界面近傍５０
０ｎｍ以内の深さ方向領域で１０16ｃｍ-3〜１０17ｃｍ
-3のピーク濃度を有する第１導電型不純物から構成され
るエピタキシャル単結晶シリコン層を選択的に形成す
る。 【効果】素子能動領域の寸法制御が容易であり、かつ、
平坦性の良好な半導体装置の素子分離を提供できる。ま
た、製造方法の工程数を削減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、特に素子分離の製造方法に関する。
の製造方法、特に素子分離の製造方法に関する。
【０００２】
【従来の技術】シリコン基板に第１導電型不純物層（以
下、ウェル拡散層）、選択酸化により形成した素子分離
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉ、以下
ＬＯＣＯＳと略する）領域を具備する半導体装置の製造
方法は次の通りである。図2（ａ）の様に、シリコン基
板２０１上に第1シリコン酸化膜を形成し、ウェル不純
物となる第１導電型不純物をイオン注入した後、熱拡散
法でウェル拡散層２０２を形成する。次に、第2シリコ
ン酸化膜２０３を堆積させた後にシリコン窒化膜２０４
を堆積させ、フォトレジストを用いて素子分離を形成す
る領域のみ前記フォトレジストを除去し、前記フォトレ
ジストをマスクに前記シリコン窒化膜２０４を除去す
る。前記フォトレジストを除去した後に、前記シリコン
窒化膜２０４をマスクとして第１導電型不純物からなる
チャネルストッパー不純物２０５をイオン注入する。
下、ウェル拡散層）、選択酸化により形成した素子分離
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉ、以下
ＬＯＣＯＳと略する）領域を具備する半導体装置の製造
方法は次の通りである。図2（ａ）の様に、シリコン基
板２０１上に第1シリコン酸化膜を形成し、ウェル不純
物となる第１導電型不純物をイオン注入した後、熱拡散
法でウェル拡散層２０２を形成する。次に、第2シリコ
ン酸化膜２０３を堆積させた後にシリコン窒化膜２０４
を堆積させ、フォトレジストを用いて素子分離を形成す
る領域のみ前記フォトレジストを除去し、前記フォトレ
ジストをマスクに前記シリコン窒化膜２０４を除去す
る。前記フォトレジストを除去した後に、前記シリコン
窒化膜２０４をマスクとして第１導電型不純物からなる
チャネルストッパー不純物２０５をイオン注入する。
【０００３】次に、図２（ｂ）の様に、前記シリコン窒
化膜２０４をマスクとして熱酸化により素子分離領域に
選択的に素子分離シリコン酸化膜２０６を形成する。そ
の後、前記シリコン窒化膜２０４及び前記第2シリコン
酸化膜２０３を除去する。
化膜２０４をマスクとして熱酸化により素子分離領域に
選択的に素子分離シリコン酸化膜２０６を形成する。そ
の後、前記シリコン窒化膜２０４及び前記第2シリコン
酸化膜２０３を除去する。
【０００４】
【発明が解決しようとする課題】ＬＯＣＯＳによる素子
分離領域を形成する際、図２（ｂ）の前記素子分離シリ
コン酸化膜２０６が前記シリコン窒化膜２０４の端部に
鳥の嘴状に食い込んで横方向にも成長してくる。この酸
化膜の食い込み（以下、バーズビークと称する）の発生
分だけ半導体装置における不活性領域が増加することと
なり、セルサイズは増大する。また、素子分離シリコン
酸化膜厚、及びゲート電極形成までの酸化工程での酸化
膜厚やエッチング工程でのエッチング量の変動により、
バーズビーク長が変動するため、素子分離領域のプロセ
ス寸法で決定される素子能動領域幅の寸法制御が困難と
なる。さらに、ＬＯＣＯＳ端部で段差形状が発生するこ
とにより平坦性が悪くなるため、ＬＯＣＯＳ段差上では
ゲート電極及び配線層のステップカバレッジが悪化し、
各配線層の配線寸法も変動する等の不具合が生じる。よ
って、半導体装置の微細化や高集積化が進む中で、バー
ズビークを如何に小さくするかが大きな課題となる。そ
して、ＬＯＣＯＳ形成に要する工程数は、前記シリコン
窒化膜２０４と素子分離シリコン酸化膜形成時に用いら
れるＨ2Ｏとの反応生成物を除去するための酸化工程ま
でを含めると、８〜９工程と多くなり、それが半導体装
置製造プロセスのコスト上昇、及び製造日数の増大とな
る。
分離領域を形成する際、図２（ｂ）の前記素子分離シリ
コン酸化膜２０６が前記シリコン窒化膜２０４の端部に
鳥の嘴状に食い込んで横方向にも成長してくる。この酸
化膜の食い込み（以下、バーズビークと称する）の発生
分だけ半導体装置における不活性領域が増加することと
なり、セルサイズは増大する。また、素子分離シリコン
酸化膜厚、及びゲート電極形成までの酸化工程での酸化
膜厚やエッチング工程でのエッチング量の変動により、
バーズビーク長が変動するため、素子分離領域のプロセ
ス寸法で決定される素子能動領域幅の寸法制御が困難と
なる。さらに、ＬＯＣＯＳ端部で段差形状が発生するこ
とにより平坦性が悪くなるため、ＬＯＣＯＳ段差上では
ゲート電極及び配線層のステップカバレッジが悪化し、
各配線層の配線寸法も変動する等の不具合が生じる。よ
って、半導体装置の微細化や高集積化が進む中で、バー
ズビークを如何に小さくするかが大きな課題となる。そ
して、ＬＯＣＯＳ形成に要する工程数は、前記シリコン
窒化膜２０４と素子分離シリコン酸化膜形成時に用いら
れるＨ2Ｏとの反応生成物を除去するための酸化工程ま
でを含めると、８〜９工程と多くなり、それが半導体装
置製造プロセスのコスト上昇、及び製造日数の増大とな
る。
【０００５】そこで、本発明はこのような課題を解決し
ようとするもので、その目的とするところは、素子能動
領域幅の寸法制御が容易に行なえ、また、平坦性の良好
な半導体装置の素子分離、及びその製造方法を提供する
ことにある。さらに、従来の半導体装置の製造方法より
も製造工程数を削減することにより、半導体装置製造プ
ロセスのコスト、及び製造日数を削減することにするこ
とにある。
ようとするもので、その目的とするところは、素子能動
領域幅の寸法制御が容易に行なえ、また、平坦性の良好
な半導体装置の素子分離、及びその製造方法を提供する
ことにある。さらに、従来の半導体装置の製造方法より
も製造工程数を削減することにより、半導体装置製造プ
ロセスのコスト、及び製造日数を削減することにするこ
とにある。
【０００６】
【課題を解決するための手段】従って本発明では、上記
の課題を解決し、目的を達成するために、第1導電型不
純物からなるウェル不純物拡散層を具備する半導体装置
において、前記拡散層上にシリコン酸化膜、及び第1導
電型不純物を含有するエピタキシャル単結晶シリコン層
を有することを特徴とする。また、前記シリコン酸化膜
と前記エピタキシャル単結晶シリコン層相互の段差が１
００ｎｍ以下であることを特徴とする。また、シリコン
基板と前記エピタキシャル単結晶シリコン層の界面近傍
５００ｎｍ以内の深さ方向領域で、１０16ｃｍ-3〜１０
17ｃｍ-3のピーク濃度を有する第１導電型不純物から構
成されることを特徴とする。さらに、半導体基板上にシ
リコン酸化膜を形成する工程と、パターニングされたフ
ォトレジストをマスクとしてエッチングすることにより
前記シリコン酸化膜を除去する工程と、開口された前記
半導体基板上にのみ選択的に第1導電型単結晶シリコン
層を形成する工程を具備することを特徴とする。
の課題を解決し、目的を達成するために、第1導電型不
純物からなるウェル不純物拡散層を具備する半導体装置
において、前記拡散層上にシリコン酸化膜、及び第1導
電型不純物を含有するエピタキシャル単結晶シリコン層
を有することを特徴とする。また、前記シリコン酸化膜
と前記エピタキシャル単結晶シリコン層相互の段差が１
００ｎｍ以下であることを特徴とする。また、シリコン
基板と前記エピタキシャル単結晶シリコン層の界面近傍
５００ｎｍ以内の深さ方向領域で、１０16ｃｍ-3〜１０
17ｃｍ-3のピーク濃度を有する第１導電型不純物から構
成されることを特徴とする。さらに、半導体基板上にシ
リコン酸化膜を形成する工程と、パターニングされたフ
ォトレジストをマスクとしてエッチングすることにより
前記シリコン酸化膜を除去する工程と、開口された前記
半導体基板上にのみ選択的に第1導電型単結晶シリコン
層を形成する工程を具備することを特徴とする。
【０００７】
【作用】以上説明した本発明の半導体装置の製造方法に
よれば、素子分離シリコン酸化膜の形成にプレーナ型プ
ロセスを用い、かつ、段差緩和のためのエピタキシャル
単結晶シリコン層を素子能動領域に選択的に堆積させる
ことにより、バーズビークの発生自体を無くすることが
できるため、素子能動領域幅の寸法制御が容易に実現で
きる。また、素子能動領域へのエピタキシャル単結晶シ
リコン層を素子分離シリコン酸化膜の膜厚と同等の厚さ
に形成することにより、平坦性の良好な半導体装置の素
子分離を提供することができる。さらに、素子分離シリ
コン酸化膜の酸化マスクとして用いられるシリコン窒化
膜の形成及び除去に要する工程が省略でき、素子分離に
ＬＯＣＯＳ構造を用いた従来の半導体装置の製造よりも
製造工程数の削減が可能となることから、半導体装置製
造プロセスのコスト、及び製造日数を削減することがで
きる。
よれば、素子分離シリコン酸化膜の形成にプレーナ型プ
ロセスを用い、かつ、段差緩和のためのエピタキシャル
単結晶シリコン層を素子能動領域に選択的に堆積させる
ことにより、バーズビークの発生自体を無くすることが
できるため、素子能動領域幅の寸法制御が容易に実現で
きる。また、素子能動領域へのエピタキシャル単結晶シ
リコン層を素子分離シリコン酸化膜の膜厚と同等の厚さ
に形成することにより、平坦性の良好な半導体装置の素
子分離を提供することができる。さらに、素子分離シリ
コン酸化膜の酸化マスクとして用いられるシリコン窒化
膜の形成及び除去に要する工程が省略でき、素子分離に
ＬＯＣＯＳ構造を用いた従来の半導体装置の製造よりも
製造工程数の削減が可能となることから、半導体装置製
造プロセスのコスト、及び製造日数を削減することがで
きる。
【０００８】
【発明の実施の形態】次に本発明の一実施例を、製造工
程ごとに、図１に示す素子断面図を用いて詳しく説明し
ていく。
程ごとに、図１に示す素子断面図を用いて詳しく説明し
ていく。
【０００９】まず、シリコン基板１０１上に２０〜１０
０ｎｍ程度の第１シリコン酸化膜を熱酸化法により形成
し、続いて、第１導電型不純物をイオン注入法により前
記シリコン基板１０１中に導入する。例えば、第１導電
型不純物がｐ型不純物であるときのボロンのイオン注入
条件は、４０〜６０ｋｅＶ、６×１０12ｃｍ-2〜３×１
０13ｃｍ-2である。そして、Ｏ2雰囲気内、若しくはＮ2
及びＯ2雰囲気内で、１１００℃〜１２５０℃の温度で
の熱拡散法を行う。このとき、３〜１０μｍの第１導電
型不純物からなる拡散深さを得るため、前記の温度にて
４時間〜２４時間の処理を行う。こうして、ウェル拡散
層１０２を形成する。次に、Ｈ2Ｏ雰囲気内、若しくは
Ｈ2及びＯ2雰囲気内で、９５０℃〜１１００℃の温度で
シリコン基板１０１を酸化させることによって、第2シ
リコン酸化膜１０３を形成する。このときの、前記第2
シリコン酸化膜１０３の酸化膜厚は、１μｍ〜２μｍで
ある。この状態が、図1（ａ）である。
０ｎｍ程度の第１シリコン酸化膜を熱酸化法により形成
し、続いて、第１導電型不純物をイオン注入法により前
記シリコン基板１０１中に導入する。例えば、第１導電
型不純物がｐ型不純物であるときのボロンのイオン注入
条件は、４０〜６０ｋｅＶ、６×１０12ｃｍ-2〜３×１
０13ｃｍ-2である。そして、Ｏ2雰囲気内、若しくはＮ2
及びＯ2雰囲気内で、１１００℃〜１２５０℃の温度で
の熱拡散法を行う。このとき、３〜１０μｍの第１導電
型不純物からなる拡散深さを得るため、前記の温度にて
４時間〜２４時間の処理を行う。こうして、ウェル拡散
層１０２を形成する。次に、Ｈ2Ｏ雰囲気内、若しくは
Ｈ2及びＯ2雰囲気内で、９５０℃〜１１００℃の温度で
シリコン基板１０１を酸化させることによって、第2シ
リコン酸化膜１０３を形成する。このときの、前記第2
シリコン酸化膜１０３の酸化膜厚は、１μｍ〜２μｍで
ある。この状態が、図1（ａ）である。
【００１０】次に、フォトレジストを塗布し、フォトリ
ソグラフィーにより前記第２シリコン酸化膜１０３にお
ける素子分離領域を形成する部分のみにマスクを形成す
る。そして、前記第２シリコン酸化膜１０３をドライエ
ッチングすることにより、素子能動領域に相当する部分
の前記シリコン基板１０１を露出させる。このときのド
ライエッチングガスとしては、例えば、ＣＨＦ3を用い
ることができる。この状態が、図１（ｂ）である。
ソグラフィーにより前記第２シリコン酸化膜１０３にお
ける素子分離領域を形成する部分のみにマスクを形成す
る。そして、前記第２シリコン酸化膜１０３をドライエ
ッチングすることにより、素子能動領域に相当する部分
の前記シリコン基板１０１を露出させる。このときのド
ライエッチングガスとしては、例えば、ＣＨＦ3を用い
ることができる。この状態が、図１（ｂ）である。
【００１１】次に、減圧雰囲気内でのＯ2プラズマ処理
によって、前記フォトレジスト１０４を除去した後に酸
洗浄を行うことにより、露出した前記シリコン基板１０
１の自然酸化膜を除去し、その後、エピタキシャル単結
晶シリコン層１０５を露出した前記シリコン基板１０１
上に選択的に堆積する。このときのプロセス条件は、例
えば、９００℃〜１１００℃の温度領域で、ＳｉＨ4の
熱分解によって、若しくは、ＳｉＨ2Ｃｌ2とＨ2ガスを
用いた還元法によって、単結晶シリコン成長を行う。ま
た、成長の際には、選択性を向上させるため、ＨＣｌ等
のハロゲンガスを添加すると良い。さらに、第１導電型
不純物からなるチャネルストッパー不純物を、エピタキ
シャル成長中のドーピングガスとして、上記の原料ガス
と共に供給し、その流量を変動させることによって、前
記シリコン基板１０１と前記エピタキシャル単結晶シリ
コン層１０５の界面近傍５００ｎｍの深さ方向の領域
で、１０16ｃｍ-3〜１０17ｃｍ-3のピーク濃度を有す
る、第１導電型不純物の濃度制御を行うことができる。
第１導電型不純物がｐ型不純物であるとき、Ｂ2Ｈ6を含
有したキャリアガスを原料ガスに対して数〜数十ｐｐｍ
程度添加する。こうして、前記エピタキシャル単結晶シ
リコン層１０５と前記第２シリコン酸化膜１０３の膜厚
との段差が同等、若しくは１００ｎｍ以内になる様に、
１μｍ〜２μｍの厚さで前記エピタキシャル単結晶シリ
コン層１０５を堆積する。この状態が、本発明の素子分
離形成最終工程である、図１（ｃ）である。
によって、前記フォトレジスト１０４を除去した後に酸
洗浄を行うことにより、露出した前記シリコン基板１０
１の自然酸化膜を除去し、その後、エピタキシャル単結
晶シリコン層１０５を露出した前記シリコン基板１０１
上に選択的に堆積する。このときのプロセス条件は、例
えば、９００℃〜１１００℃の温度領域で、ＳｉＨ4の
熱分解によって、若しくは、ＳｉＨ2Ｃｌ2とＨ2ガスを
用いた還元法によって、単結晶シリコン成長を行う。ま
た、成長の際には、選択性を向上させるため、ＨＣｌ等
のハロゲンガスを添加すると良い。さらに、第１導電型
不純物からなるチャネルストッパー不純物を、エピタキ
シャル成長中のドーピングガスとして、上記の原料ガス
と共に供給し、その流量を変動させることによって、前
記シリコン基板１０１と前記エピタキシャル単結晶シリ
コン層１０５の界面近傍５００ｎｍの深さ方向の領域
で、１０16ｃｍ-3〜１０17ｃｍ-3のピーク濃度を有す
る、第１導電型不純物の濃度制御を行うことができる。
第１導電型不純物がｐ型不純物であるとき、Ｂ2Ｈ6を含
有したキャリアガスを原料ガスに対して数〜数十ｐｐｍ
程度添加する。こうして、前記エピタキシャル単結晶シ
リコン層１０５と前記第２シリコン酸化膜１０３の膜厚
との段差が同等、若しくは１００ｎｍ以内になる様に、
１μｍ〜２μｍの厚さで前記エピタキシャル単結晶シリ
コン層１０５を堆積する。この状態が、本発明の素子分
離形成最終工程である、図１（ｃ）である。
【００１２】本発明の実施例中では、ウェル拡散層１０
２を形成後に、第2シリコン酸化膜１０３をＨ2Ｏ雰囲気
でシリコン基板１０１を酸化させることによって形成し
ているが、前記ウェル拡散層１０２を形成するための熱
拡散によって前記シリコン基板１０１上に形成されたシ
リコン酸化膜を用いても良い。
２を形成後に、第2シリコン酸化膜１０３をＨ2Ｏ雰囲気
でシリコン基板１０１を酸化させることによって形成し
ているが、前記ウェル拡散層１０２を形成するための熱
拡散によって前記シリコン基板１０１上に形成されたシ
リコン酸化膜を用いても良い。
【００１３】
【発明の効果】以上説明した本発明の半導体装置の製造
方法によれば、素子分離シリコン酸化膜の形成にプレー
ナ型プロセスを用い、かつ、段差緩和のためのエピタキ
シャル単結晶シリコン層を素子能動領域に選択的に堆積
させることにより、バーズビークの発生自体を無くする
ことができるため、素子能動領域幅の寸法制御が容易に
実現できる。また、素子能動領域へのエピタキシャル単
結晶シリコン層を素子分離シリコン酸化膜の膜厚と同等
の厚さに形成することにより、平坦性の良好な半導体装
置の素子分離を提供することができる。さらに、素子分
離シリコン酸化膜の酸化マスクとして用いられるシリコ
ン窒化膜の形成及び除去に要する工程が省略でき、素子
分離にＬＯＣＯＳ構造を用いた従来の半導体装置の製造
よりも製造工程数の削減が可能となることから、半導体
装置製造プロセスのコスト、及び製造日数を削減するこ
とができる。
方法によれば、素子分離シリコン酸化膜の形成にプレー
ナ型プロセスを用い、かつ、段差緩和のためのエピタキ
シャル単結晶シリコン層を素子能動領域に選択的に堆積
させることにより、バーズビークの発生自体を無くする
ことができるため、素子能動領域幅の寸法制御が容易に
実現できる。また、素子能動領域へのエピタキシャル単
結晶シリコン層を素子分離シリコン酸化膜の膜厚と同等
の厚さに形成することにより、平坦性の良好な半導体装
置の素子分離を提供することができる。さらに、素子分
離シリコン酸化膜の酸化マスクとして用いられるシリコ
ン窒化膜の形成及び除去に要する工程が省略でき、素子
分離にＬＯＣＯＳ構造を用いた従来の半導体装置の製造
よりも製造工程数の削減が可能となることから、半導体
装置製造プロセスのコスト、及び製造日数を削減するこ
とができる。
【図１】 従来の半導体装置の実施例を示す素子断面
図。
図。
【図２】 本発明の半導体装置の実施例を示す素子断面
図。
図。
１０１、２０１…シリコン基板 １０２、２０２…ウェル拡散層 ２０３ …第2シリコン酸化膜 ２０４ …シリコン窒化膜 ２０５ …チャネルストッパー不純物層 １０３、２０６…素子分離シリコン酸化膜 １０４ …フォトレジスト １０５ …エピタキシャル単結晶シリコン層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA82 AC01 CA03 DA02 DA12 DA16 DA23 DA43 DA47 DA48 DA53 DA74 DA78 5F045 AA03 AB02 AB32 AC01 AC13 AC19 AD13 AD14 AD15 AF03 BB08 BB19 DA59 DB02 HA13 HA16
Claims (4)
- 【請求項１】第1導電型不純物からなるウェル不純物拡
散層を具備する半導体装置において、前記拡散層上にシ
リコン酸化膜、及び第1導電型不純物を含有するエピタ
キシャル単結晶シリコン層を有することを特徴とする半
導体装置。 - 【請求項２】請求項1記載の半導体装置において、前記
シリコン酸化膜と前記エピタキシャル単結晶シリコン層
相互の段差が１００ｎｍ以下であることを特徴とする半
導体装置。 - 【請求項３】請求項1記載の半導体装置において、シリ
コン基板と前記エピタキシャル単結晶シリコン層の界面
近傍５００ｎｍ以内の深さ方向領域で、１０16ｃｍ-3〜
１０17ｃｍ-3のピーク濃度を有する第１導電型不純物か
ら構成されることを特徴とする半導体装置。 - 【請求項４】請求項1記載の半導体装置において、半導
体基板上にシリコン酸化膜を形成する工程と、パターニ
ングされたフォトレジストをマスクとしてエッチングす
ることにより前記シリコン酸化膜を除去する工程と、開
口された前記半導体基板上にのみ選択的に第1導電型単
結晶シリコン層を形成する工程を具備することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10272113A JP2000100931A (ja) | 1998-09-25 | 1998-09-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10272113A JP2000100931A (ja) | 1998-09-25 | 1998-09-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000100931A true JP2000100931A (ja) | 2000-04-07 |
Family
ID=17509275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10272113A Withdrawn JP2000100931A (ja) | 1998-09-25 | 1998-09-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000100931A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020046477A (ko) * | 2000-12-14 | 2002-06-21 | 박종섭 | 반도체소자의 소자 격리막 형성 방법 |
| KR20020049807A (ko) * | 2000-12-20 | 2002-06-26 | 박종섭 | 반도체 디바이스의 소자 분리 방법 |
| KR100449320B1 (ko) * | 2001-12-20 | 2004-09-18 | 동부전자 주식회사 | 반도체 소자의 소자 분리막 형성방법 |
| US6890837B2 (en) | 2001-09-20 | 2005-05-10 | Renesas Technology Corp. | Method of manufacturing semiconductor device including steps of forming both insulating film and epitaxial semiconductor on substrate |
| US7470603B2 (en) | 2006-07-12 | 2008-12-30 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices having laser-formed single crystalline active structures |
-
1998
- 1998-09-25 JP JP10272113A patent/JP2000100931A/ja not_active Withdrawn
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