JPS62104136A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62104136A JPS62104136A JP24539885A JP24539885A JPS62104136A JP S62104136 A JPS62104136 A JP S62104136A JP 24539885 A JP24539885 A JP 24539885A JP 24539885 A JP24539885 A JP 24539885A JP S62104136 A JPS62104136 A JP S62104136A
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- JP
- Japan
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- single crystal
- crystal semiconductor
- epitaxial
- layers
- semiconductor substrate
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板の製造方法に関し、特に誘電体分離
された単結晶半導体の島領域を持つ半導体基板の製造方
法に関する。
された単結晶半導体の島領域を持つ半導体基板の製造方
法に関する。
従来、半導体基板に酸素をイオン注入し、誘電体分離さ
れた単結晶半導体の島領域を得るためには、第４図に示
すように、酸素のイオン注入によって形成された酸化膜
４０２上の単結晶半導体層４０３を分離するためには、
選択酸化等を用い、酸化膜４０４を形成する方法が用い
られていた。
れた単結晶半導体の島領域を得るためには、第４図に示
すように、酸素のイオン注入によって形成された酸化膜
４０２上の単結晶半導体層４０３を分離するためには、
選択酸化等を用い、酸化膜４０４を形成する方法が用い
られていた。
上述した従来の誘電体分離された半導体基板の製造方法
では、選択酸化により、バーズビークおよびバーズヘッ
ドが形成される。
では、選択酸化により、バーズビークおよびバーズヘッ
ドが形成される。
このバーズビークは、マスク上の実際の寸法よりも酸化
膜厚に近い程度に横波がりするために、素子寸法が大き
くなってしまうという欠点がある。
膜厚に近い程度に横波がりするために、素子寸法が大き
くなってしまうという欠点がある。
また、バーズヘクトは、半導体基板上に段差を形成する
ためフォトレジストを用いてバターニングする時に、フ
ォトレジストの膜厚にバラツキが生じパターン変換誤差
が生じる等の欠点がある。
ためフォトレジストを用いてバターニングする時に、フ
ォトレジストの膜厚にバラツキが生じパターン変換誤差
が生じる等の欠点がある。
さらに、従来の方法では単結晶半導体層中に埋込層を形
成できないため、パイボーラトランジスタを形成した時
にコレクタ直列抵抗が増大する等の欠点がある。
成できないため、パイボーラトランジスタを形成した時
にコレクタ直列抵抗が増大する等の欠点がある。
本発明の半導体基板の製造方法は、半導体基板上に絶縁
族を形成する工程、絶縁膜を選択的に除去する工程、絶
縁膜を除去した領域にのみ単結晶半導体層を形成する工
程、単結晶半導体層に酸素をイオン注入し、半導体基板
と単結晶半導体を絶縁分離する工程、単結晶半導体層上
にのみ選択的に単結晶半導体層を形成する工程とを有し
ている。
族を形成する工程、絶縁膜を選択的に除去する工程、絶
縁膜を除去した領域にのみ単結晶半導体層を形成する工
程、単結晶半導体層に酸素をイオン注入し、半導体基板
と単結晶半導体を絶縁分離する工程、単結晶半導体層上
にのみ選択的に単結晶半導体層を形成する工程とを有し
ている。
第１図に本発明の製造方法の工程断面図を示す。
単結晶半導体基板１０１上を、熱酸化法またはＣＶＤ法
等により酸化膜を１μｍ〜２μｍ程度形成する。次にフ
ォトレジスト等を用いて、絶縁分離領域にのみ酸化膜１
０２，１０２’、１０２“を残し、半導体素子を形成す
る領域の酸化膜を除去し、開孔部１０３，１０３’を形
成する。（第１図（ａ））次に開孔部１０３，１０３’
にのみ選択的にエピタキシャル層１０４，１０４’ を
０．５μｍ程度形成する。（第１図（ｂ）） 選択的にエピタキシャル層を形成する方法としては、Ｓ
ｉ Ｈｚ ＣＩｔ ＨＣＩ Ｈ２の混合ガスを用
いて減圧下（５０Ｔｏｒｒ 〜８０Ｔｏｒｒ）でエピタ
キシャル成長を行なう。すると、酸化膜１０２，１０２
′。
等により酸化膜を１μｍ〜２μｍ程度形成する。次にフ
ォトレジスト等を用いて、絶縁分離領域にのみ酸化膜１
０２，１０２’、１０２“を残し、半導体素子を形成す
る領域の酸化膜を除去し、開孔部１０３，１０３’を形
成する。（第１図（ａ））次に開孔部１０３，１０３’
にのみ選択的にエピタキシャル層１０４，１０４’ を
０．５μｍ程度形成する。（第１図（ｂ）） 選択的にエピタキシャル層を形成する方法としては、Ｓ
ｉ Ｈｚ ＣＩｔ ＨＣＩ Ｈ２の混合ガスを用
いて減圧下（５０Ｔｏｒｒ 〜８０Ｔｏｒｒ）でエピタ
キシャル成長を行なう。すると、酸化膜１０２，１０２
′。
１０２“ 上にはシリコン層は形成されず、単結晶半導
体上にのみエピタキシャル層が形成される。
体上にのみエピタキシャル層が形成される。
次に酸素のイオン注入を行なう。イオン注入条件は８０
〜１００Ｋｅｖ＠ｉの加速エネルギーでｌＸ１０’ 〜
１ＸｌＯ” ｃｍ−２程度の酸素のイオン注入を行なう
。その後、熱処理等を施し、エピタキシャル層１０４，
１０４’中もしくは単結晶半導体基板中に酸化膜１０５
，１０５’を形成する。
〜１００Ｋｅｖ＠ｉの加速エネルギーでｌＸ１０’ 〜
１ＸｌＯ” ｃｍ−２程度の酸素のイオン注入を行なう
。その後、熱処理等を施し、エピタキシャル層１０４，
１０４’中もしくは単結晶半導体基板中に酸化膜１０５
，１０５’を形成する。
（第１図（Ｃ））このとき、エピタキシャル層１０４゜
１０４’ の表面付近１０６，１０６’は単結晶とな
り酸化膜とならないように、イオン注入条件および熱処
理条件を設定する必要がある。また、エピタキシャル層
１０６，１０６’にＰ形不純物又はＮ形不純物を高＃夏
に導入することにより、埋込層を形成することも可能で
ある。次に、エピタキシャル層１０６，１０６’上にの
み選択的にエピタキシャル層１０７，１０７’の形成を
行うことにより基板を形成する。（第１図（ｄ）） また、８２図は本発明の一実施例として０ＭＯ８を構成
した場合の断面構造図であり、第３図は本発明の一実施
例としてバイポーラトランジスタを構成した場合の断面
構造図である。
１０４’ の表面付近１０６，１０６’は単結晶とな
り酸化膜とならないように、イオン注入条件および熱処
理条件を設定する必要がある。また、エピタキシャル層
１０６，１０６’にＰ形不純物又はＮ形不純物を高＃夏
に導入することにより、埋込層を形成することも可能で
ある。次に、エピタキシャル層１０６，１０６’上にの
み選択的にエピタキシャル層１０７，１０７’の形成を
行うことにより基板を形成する。（第１図（ｄ）） また、８２図は本発明の一実施例として０ＭＯ８を構成
した場合の断面構造図であり、第３図は本発明の一実施
例としてバイポーラトランジスタを構成した場合の断面
構造図である。
以上説明したような本発明を用いることにより、各素子
間の分離についてはフォトレジストを用いたパターニン
グの最小寸法まで縮小化が可能となり、従来用いられて
いるような選択酸化法で生じるバーズビーク（横波がり
１〜２μｍ程度）がないため、菓子寸法を従来よりはる
かに小さくすることが可能となる。
間の分離についてはフォトレジストを用いたパターニン
グの最小寸法まで縮小化が可能となり、従来用いられて
いるような選択酸化法で生じるバーズビーク（横波がり
１〜２μｍ程度）がないため、菓子寸法を従来よりはる
かに小さくすることが可能となる。
また、バーズヘッドによる段部が形成されないタメニ、
フォトレジストの膜厚バラツキも小さくなり、精度のよ
い微細パターン形成が可能となる。
フォトレジストの膜厚バラツキも小さくなり、精度のよ
い微細パターン形成が可能となる。
さらＫは、第１図から容易にわかるように、ｔｌＪ、１
図（Ｃ）の時１ｃ Ｐ、 Ｓｂ 、 Ａｓ 等のＮ形不
純物を１０６゜１０６’ にイオン注入もしくは拡散
等で導入することにより、へ 形の埋込層を形成するこ
とが可能である。これはＰ形不純物についても同様に形
成可能なことはいうまでもない。
図（Ｃ）の時１ｃ Ｐ、 Ｓｂ 、 Ａｓ 等のＮ形不
純物を１０６゜１０６’ にイオン注入もしくは拡散
等で導入することにより、へ 形の埋込層を形成するこ
とが可能である。これはＰ形不純物についても同様に形
成可能なことはいうまでもない。
第１図（ａＪ〜（ｄ）は不発明の製造方法を示す工程断
面図、第２図、第３図は本発明の一実施例の断面図、第
４図は従来方法による一実施例の断面凶である。 １０１．２０１，３０１，４０１・・・・・・Ｓｉ半導
体基板、１０２，１０２’、１０２”、 ２０２．３０
２，４０４−−・・−・Ｓ ｉ 酸化物、１０４，１０
４’、１０７，１０７’・・・・・・選択エピタキシャ
ル層、１０５，１０５’、２０３゜３０３．４０２・・
・・・・酸素イオン注入により形成したＳｉ酸化物、２
０４，３０７，３０８，４０３・川・・Ｎ形半導体領域
、２０５，３０６，３０９・・・・・・Ｐ形手導体領域
、２０６，３０４，３１０，４０５・・・・・・高濃度
Ｐ形半専体領域、２０７，３０５，３１１ ・・・・・
・扁濃度Ｎ形半導体領域、２０８，３１２，４０６−−
−−−−多結晶シリコン、２０９，３１３，４０７・・
・・・・金属電極。 ４陣！テイＣン１（ｂ） 臼ち Ｊ 図 （ダノ
面図、第２図、第３図は本発明の一実施例の断面図、第
４図は従来方法による一実施例の断面凶である。 １０１．２０１，３０１，４０１・・・・・・Ｓｉ半導
体基板、１０２，１０２’、１０２”、 ２０２．３０
２，４０４−−・・−・Ｓ ｉ 酸化物、１０４，１０
４’、１０７，１０７’・・・・・・選択エピタキシャ
ル層、１０５，１０５’、２０３゜３０３．４０２・・
・・・・酸素イオン注入により形成したＳｉ酸化物、２
０４，３０７，３０８，４０３・川・・Ｎ形半導体領域
、２０５，３０６，３０９・・・・・・Ｐ形手導体領域
、２０６，３０４，３１０，４０５・・・・・・高濃度
Ｐ形半専体領域、２０７，３０５，３１１ ・・・・・
・扁濃度Ｎ形半導体領域、２０８，３１２，４０６−−
−−−−多結晶シリコン、２０９，３１３，４０７・・
・・・・金属電極。 ４陣！テイＣン１（ｂ） 臼ち Ｊ 図 （ダノ
Claims (1)
- 半導体基板上に絶縁膜を形成する工程、該絶縁膜を選択
的に除去する工程、該絶縁膜を除去した領域にのみ選択
的に単結晶半導体層を形成する工程、該単結晶半導体層
に酸素をイオン注入し、前記半導体基板と前記単結晶半
導体層を絶縁分離する工程、前記単結晶半導体層上にの
み選択的に単結晶半導体を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245398A JPH084106B2 (ja) | 1985-10-31 | 1985-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245398A JPH084106B2 (ja) | 1985-10-31 | 1985-10-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62104136A true JPS62104136A (ja) | 1987-05-14 |
| JPH084106B2 JPH084106B2 (ja) | 1996-01-17 |
Family
ID=17133058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60245398A Expired - Lifetime JPH084106B2 (ja) | 1985-10-31 | 1985-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084106B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801080A (en) * | 1993-07-05 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor substrate having total and partial dielectric isolation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624371A (en) * | 1979-08-06 | 1981-03-07 | Ricoh Co Ltd | Slit exposure type lighting device |
| JPS60144950A (ja) * | 1984-01-06 | 1985-07-31 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-10-31 JP JP60245398A patent/JPH084106B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624371A (en) * | 1979-08-06 | 1981-03-07 | Ricoh Co Ltd | Slit exposure type lighting device |
| JPS60144950A (ja) * | 1984-01-06 | 1985-07-31 | Nec Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801080A (en) * | 1993-07-05 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor substrate having total and partial dielectric isolation |
| US6198134B1 (en) | 1993-07-05 | 2001-03-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a common substrate bias |
| US6351014B2 (en) | 1993-07-05 | 2002-02-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having different field oxide sizes |
| US6727552B2 (en) | 1993-07-05 | 2004-04-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH084106B2 (ja) | 1996-01-17 |
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