JPS61128542A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61128542A JPS61128542A JP25002884A JP25002884A JPS61128542A JP S61128542 A JPS61128542 A JP S61128542A JP 25002884 A JP25002884 A JP 25002884A JP 25002884 A JP25002884 A JP 25002884A JP S61128542 A JPS61128542 A JP S61128542A
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- Japan
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- oxygen
- heat treatment
- film
- semiconductor
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路（以下ＬＳＩという）特に高速
、高密度ＬＳＩに用いる基板の製造方法に関するもので
ある。
、高密度ＬＳＩに用いる基板の製造方法に関するもので
ある。
従来例の構成とその問題点
ＭＯＳ）う／ジスタの高速化に伴ない、接合容量の低下
、高精度化の必要性の為、ＳＯ５／Ｆ３０１の中で酸素
や窒素イオンを高加速エネルギーで注入することにより
埋め込み絶縁層を形成する方法がある。その１例につい
て第１図に沿って説明を行なう。工程（２Ｌ）において
、基板１上に酸素イオン２を高濃度に注入し、熱処理を
施して工程（ｂｌの埋め込み絶縁層３を形成し、また表
面に単結晶Ｓｉ層４ｆｔ残存させる。工程（Ｑ）に示す
ごとくその上にエピタキシャル成長を行ないＳｉ層４′
を形成しＳＯＩ構造を作成する。この場合に、酸素イオ
ンをＳｉ の約２倍の量イオン注入する為体積膨張が
大きく内部で発生する結晶格子歪みは相当に犬きく、多
くの欠陥発生があり、作り込むＬＳＩの電気特性に問題
を生じる。この為にエピタキシャル層を形成し欠陥を軽
減せざるをえない。
、高精度化の必要性の為、ＳＯ５／Ｆ３０１の中で酸素
や窒素イオンを高加速エネルギーで注入することにより
埋め込み絶縁層を形成する方法がある。その１例につい
て第１図に沿って説明を行なう。工程（２Ｌ）において
、基板１上に酸素イオン２を高濃度に注入し、熱処理を
施して工程（ｂｌの埋め込み絶縁層３を形成し、また表
面に単結晶Ｓｉ層４ｆｔ残存させる。工程（Ｑ）に示す
ごとくその上にエピタキシャル成長を行ないＳｉ層４′
を形成しＳＯＩ構造を作成する。この場合に、酸素イオ
ンをＳｉ の約２倍の量イオン注入する為体積膨張が
大きく内部で発生する結晶格子歪みは相当に犬きく、多
くの欠陥発生があり、作り込むＬＳＩの電気特性に問題
を生じる。この為にエピタキシャル層を形成し欠陥を軽
減せざるをえない。
発明の目的
本発明は、結晶欠陥を低減したＳＯＩ素子を形成するこ
とを目的としている。
とを目的としている。
発明の構成
本発明は、単結晶半導体基板表面に、少くともその側面
が互いに絶縁分離された複数の単結晶半導体島領域を形
成し、前記領域の形成されていない半導体基板表面に酸
素又は窒素イオンを注入し、しかるのち前記酸素又は窒
素と前記半導体とが反応しうる熱処理を行う、又は単結
晶半導体基板内部に酸素又は窒素イオンを注入し、前記
イオン注入領域上の前記基板の表面領域を、側面が互い
に絶縁分離された複数の島領域に分割し、しかるのち、
前記酸素又は窒素と半導体とが反応しうる熱処理を行う
半導体装置の製造方法であり、島領域に回路素子を形成
する。
が互いに絶縁分離された複数の単結晶半導体島領域を形
成し、前記領域の形成されていない半導体基板表面に酸
素又は窒素イオンを注入し、しかるのち前記酸素又は窒
素と前記半導体とが反応しうる熱処理を行う、又は単結
晶半導体基板内部に酸素又は窒素イオンを注入し、前記
イオン注入領域上の前記基板の表面領域を、側面が互い
に絶縁分離された複数の島領域に分割し、しかるのち、
前記酸素又は窒素と半導体とが反応しうる熱処理を行う
半導体装置の製造方法であり、島領域に回路素子を形成
する。
実施例の説明
本発明の工程を第２図により一実施例に基づき説明を行
なう。
なう。
第２図（ａ）は、Ｓｉ半導体結晶基板（ｐ型１０〜１５
Ω−ｃＩＩＬ）１に、選択酸化法を用いて比較的厚い酸
化膜（６００ｎｍ）ｓを形成した。その上から酸素イオ
ン２を１６０にθマの加速エネルギーで１・３Ｘ１０．
（ｍ、基板を５００℃で熱した状態で打ち込み、酸化膜
６以外の部分に、工程（ｂ）に示す埋め込み酸化膜６の
形成を行なった。この状態で、Ｈ２中で１ｏｏＯ°Ｃで
１０ｈｒ熱処理した後、酸素とシリコンが反応する。た
とえば１１００°Ｃで３ｈｒ の熱処理を加えること
により完全に絶縁分離された基板１の一部よりなる結晶
Ｓｌ島７を作成した。
Ω−ｃＩＩＬ）１に、選択酸化法を用いて比較的厚い酸
化膜（６００ｎｍ）ｓを形成した。その上から酸素イオ
ン２を１６０にθマの加速エネルギーで１・３Ｘ１０．
（ｍ、基板を５００℃で熱した状態で打ち込み、酸化膜
６以外の部分に、工程（ｂ）に示す埋め込み酸化膜６の
形成を行なった。この状態で、Ｈ２中で１ｏｏＯ°Ｃで
１０ｈｒ熱処理した後、酸素とシリコンが反応する。た
とえば１１００°Ｃで３ｈｒ の熱処理を加えること
により完全に絶縁分離された基板１の一部よりなる結晶
Ｓｌ島７を作成した。
以上で形成した基板では、基板全面に埋め込み絶縁膜形
成した場合に比べ、酸化積層欠陥（Ｏ３Ｆ）とができた
。さらには、このＳｌ島７の最−幅を横軸とし、欠陥発
生密度を縦軸としてその関係を第３図に示す。図に示す
ごとく、最小幅が１００μｍ以下とくに数十μｍ以下の
幅の場合には欠陥の発生がほとんど生じることがなく、
良質な基板となる。また、エピタキシャル層を形成する
ことなく、薄い良質の基板を形成可能な為に、工程が簡
略化され、しかも、ＭＯＳトランジスタ形成時、ソース
ドレインが、容易に、下地絶縁層６まで拡散できる為に
、接合容量の小さなＬＳＩを形成でき、高速化に最適で
ある。酸素イオンの替りに、窒素イオンを用いても形成
可能である。
成した場合に比べ、酸化積層欠陥（Ｏ３Ｆ）とができた
。さらには、このＳｌ島７の最−幅を横軸とし、欠陥発
生密度を縦軸としてその関係を第３図に示す。図に示す
ごとく、最小幅が１００μｍ以下とくに数十μｍ以下の
幅の場合には欠陥の発生がほとんど生じることがなく、
良質な基板となる。また、エピタキシャル層を形成する
ことなく、薄い良質の基板を形成可能な為に、工程が簡
略化され、しかも、ＭＯＳトランジスタ形成時、ソース
ドレインが、容易に、下地絶縁層６まで拡散できる為に
、接合容量の小さなＬＳＩを形成でき、高速化に最適で
ある。酸素イオンの替りに、窒素イオンを用いても形成
可能である。
また酸素イオンを注入した後に高温熱処理を行なう前に
写真食刻法により小さな島に分離した後高温の熱処理を
行なった場合にも良質な結晶島を形成しうる。この工程
を第４図に示す。工程（ａ）で高濃度の酸素イオン２を
導入した後、工程（ｂ）で写真食刻法によりＳｉ小島７
に分離した後、高濃度酸素層６′を高温熱処理を加えて
工程（Ｃ）の形とする。
写真食刻法により小さな島に分離した後高温の熱処理を
行なった場合にも良質な結晶島を形成しうる。この工程
を第４図に示す。工程（ａ）で高濃度の酸素イオン２を
導入した後、工程（ｂ）で写真食刻法によりＳｉ小島７
に分離した後、高濃度酸素層６′を高温熱処理を加えて
工程（Ｃ）の形とする。
なお、第１図に示すＬＯＣＯ３法に限らず他の素子間分
離法（酸化膜埋め込み法、ボ１ＪＳｉ埋め込み法等）で
形成した小シリコン島を用いても良く、酸素イオンに代
え、窒素イオンを用いてもよいＯ 発明の効果 本発明は、結晶欠陥の低減したＳＯＩ素子を容易に形成
することが可能となり、大規模ＬＳＩの製造に大きく寄
与するものである。
離法（酸化膜埋め込み法、ボ１ＪＳｉ埋め込み法等）で
形成した小シリコン島を用いても良く、酸素イオンに代
え、窒素イオンを用いてもよいＯ 発明の効果 本発明は、結晶欠陥の低減したＳＯＩ素子を容易に形成
することが可能となり、大規模ＬＳＩの製造に大きく寄
与するものである。
第１図（２Ｌ）〜（ｃ）は従来の酸素注入ＳＯＩ基板工
程の断面図、第２図（ａｌ、 （ｂ）は本発明の一実施
例のＳＯＩ基板作成の工程断面図、第３図は分離された
Ｓｌ島の最小部の幅とＯ５Ｆ （酸化積層欠陥密度）を
示す図、第４図（２Ｌ）〜（０）は本発明の他の実施例
のＳＯＩ基板の作成工程断面図である。 １・・・・・・単結シリコン基板、２・・・・・・酸素
イオンビーム、６・・・・・・埋め込み酸化膜、７・・
・・・・Ｓ１島。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ＬＬＩ ↓ ｌ ト２
程の断面図、第２図（ａｌ、 （ｂ）は本発明の一実施
例のＳＯＩ基板作成の工程断面図、第３図は分離された
Ｓｌ島の最小部の幅とＯ５Ｆ （酸化積層欠陥密度）を
示す図、第４図（２Ｌ）〜（０）は本発明の他の実施例
のＳＯＩ基板の作成工程断面図である。 １・・・・・・単結シリコン基板、２・・・・・・酸素
イオンビーム、６・・・・・・埋め込み酸化膜、７・・
・・・・Ｓ１島。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ＬＬＩ ↓ ｌ ト２
Claims (3)
- （１）単結晶半導体基板表面に、少くともその側面が互
いに絶縁分離された複数の単結晶半導体島領域を形成し
、前記領域の形成されていない半導体基板表面に酸素又
は窒素イオンを注入し、しかるのち前記酸素又は窒素と
前記半導体とが反応しうる熱処理を行うことを特徴とす
る半導体装置の製造方法。 - （２）絶縁分離を、耐酸化性膜を用いた選択酸化法にて
行うことを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 - （３）単結晶半導体基板内部に酸素又は窒素イオンを注
入し、前記イオン注入領域上の前記基板の表面領域を、
側面が互いに絶縁分離された複数の島領域に分割し、し
かるのち、前記酸素又は窒素と半導体とが反応しうる熱
処理を行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25002884A JPS61128542A (ja) | 1984-11-27 | 1984-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25002884A JPS61128542A (ja) | 1984-11-27 | 1984-11-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61128542A true JPS61128542A (ja) | 1986-06-16 |
Family
ID=17201760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25002884A Pending JPS61128542A (ja) | 1984-11-27 | 1984-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61128542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003096426A1 (en) * | 2002-05-08 | 2003-11-20 | Nec Corporation | Semiconductor substrate manufacturing method and semiconductor device manufacturing method, and semiconductor substrate and semiconductor device manufactured by the methods |
-
1984
- 1984-11-27 JP JP25002884A patent/JPS61128542A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003096426A1 (en) * | 2002-05-08 | 2003-11-20 | Nec Corporation | Semiconductor substrate manufacturing method and semiconductor device manufacturing method, and semiconductor substrate and semiconductor device manufactured by the methods |
| CN100355076C (zh) * | 2002-05-08 | 2007-12-12 | 日本电气株式会社 | 半导体衬底的制造方法以及半导体装置的制造方法和由该方法制造的半导体衬底以及半导体装置 |
| US7605443B2 (en) | 2002-05-08 | 2009-10-20 | Nec Corporation | Semiconductor substrate manufacturing method and semiconductor device manufacturing method, and semiconductor substrate and semiconductor device manufactured by the methods |
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