JPS62298130A - 素子分離方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明は、超ＬＳＩにおけるＣ　Ｍ　ＯＳの素子分離方
法に関するものである。

従来の技術 従来のＣＭＯＳにおける素子分離方法とじては、たとえ
ば、ＩＥＤＭ（アイイーデーエム）Ｔｅｃｈ、Ｄｉｇ、
、　４１９（１９８５）及び、電子通信学会半導体トラ
ンジスタ研究会研究報告、５ＳＤ−１４４、Ｐ、１　　
（１９８６）　　に示されているものがある。

選択エビ成長分離法は、ＣＭＯＳデバイスの素子分離に
適している。しかし、選択酸化法に比べて、特にｎチャ
ンネルＭＯＳトランジスタのリーク電流が大きいという
欠点があった。

そこで、Ｐ形シリコン基板における選択エビ成長分離の
改良が重要である。

第４図は、この従来例のプロセスを示す断面模式図であ
る。

第４図（ａ）において、Ｐ形シリコン基板（１）上に絶
縁膜Ａ　（２）のパターンを形成し、これをマスクとし
て、シリコン基板（１）に、反応性イオンエツチング（
ＲＩＥ）により垂直な溝（３）を形成する。第４図（ｂ
）において、溝（３）の側壁に絶縁膜Ｂ（４）を形成し
、溝（３）の底部にはリンをイオン注入する。第４図（
（２）では、溝（３）にのみ選択的に単結晶シリコン（
５）を工ビタキシャル成長させ、シリコン基板（１）の
表面と同じ高さとする。選択エビ成長工程が終わると同
時に、低抵抗層（ｎ中層）を有する埋め込みｎウェル（
６）が自動的に得られる。第４図（ｄ）では、ＬＯＣＯ
３法を用いて、フィールド酸化膜（７）を形成する。

第４図（ｅ）は、ＣＭ　ＯＳ形成で、Ｐ形基板（１）ニ
深いＰ＋層（８）が形成されているｏ９ｓ、９ｄはＰｃ
ｈＭ　ＯＳトランジスタのソース、ドレイン、１０ｓ、
１０ｄはｎｃｈ　　ＭＯＳ　　Ｔｒのソース、ドレイン
、１１．１２はゲート電極である。

この従来例においては、溝（３）の側壁に形成したサブ
ミクロン厚の絶縁膜Ｂ（４）が、Ｐ形基板（１）とｎ形
エビ層（５）の分離領域として働いている。そして、Ｃ
Ｍ　ＯＳ形成で問題となるｎチャンネルＭＯＳトランジ
スタのリーク電流の低減のためには、第４図（ｅ）にお
ける深いＰ＋層（８）が、チャンネルストッパとして働
いている。

発明が解決しようとする問題点 しかし、上記のような方法では、次のような問題点を有
する。すなわち、素子分離領域形成プロセス（第４図（
ａ）〜（（２））の中に、チャンネルストッパ形成が含
まれていない。もし、このまま通常のプロセスでＣＭＯ
Ｓデバイスを形成すると、素子分離膜Ｂ　（４）と接す
る基板シリコン（１）の界面がｎ形反転し、ゲート電界
で制御できないリーク電流が流れてしまう。そこで、こ
の反転防止のチャンネルストッパとして、第４図（ｅ）
に見られるように、ＣＭＯＳデバイス形成時に、シリコ
ン基板（１）に深いＰ＋層（８）を形成する必要が出て
くる。そして、これは、マスク回数の増加によるプロセ
スの複雑化をもたらす。

本発明は、従来技術のもつ上記の問題点を解消し、ＣＭ
ＯＳデバイスの形成が、通常のプロセスのみで十分とな
るような、サブミクロン幅の素子分離を行なう方法を提
供することを目的とする。

問題点を解決するための手段 この目的を達成するために、本発明は次のような構成と
している。すなわち、本発明に係る素子分離方法では、
第１導電形シリコン基板上に形成された垂直状の溝の側
壁に、まず、シリコンを第１導電形とする不純物をイオ
ン注入し、その後、この溝の側壁に絶縁膜を形成し、さ
らに、溝にのみ選択的に第２導電形単結晶シリコンをエ
ピタキシャル成長させることにしている。

作用 本発明では、上記の構成により、溝の側壁に形成した絶
縁膜が素子分離領域として働く。また、シリコン基板上
に垂直状の溝を形成した直後に、その溝の側壁にシリコ
ンを第１導電形とする不純物のイオン注入を行なって形
成された高濃度不純物層が、素子分離膜の界面における
基板シリコンの第２導電形への反転を防止するためのチ
ャンネルストッパとして働く。

実施例 本発明の実施例を、図面を参照しながら説明する。

（第１実施例） 本発明の第１実施例を、第１図を参照しながら説明する
。

第１図（ａ）において、Ｐ形シリコン基板（１）上で、
ｎチャンネルＭＯ８トランジスタを形成する領域に、絶
縁膜Ａ（２）のパターンを形成する。それをマスクとし
て、シリコン基板（Ｄに、ＲＩＥにより垂直な１〜５μ
ｍの溝（３）を形成する。第１図（ｂ）において、溝（
３）の側壁に加速電圧３０〜８０ｋｖ。

Ｉ　Ｘ　１０Ｉ２／ｃｄ程度でホウ素のイオン注入を行
なう。イオン注入は垂直から１０°程度傾けて行い、ま
たすべての側壁に注入するため、９０゛ずつ回転して４
回行なった。前のエツチングマスクがそのままイオン注
入マスクとなる。第１図（（２）では、溝（３）の全体
にサブミクロン厚の絶縁ｍ　Ｂ　（４）を形成した後、
ＲＩＥにより溝（３）の底部の絶縁膜Ｂ（４）をエツチ
ングして、溝（３）の側壁にのみ、サブミクロン厚の絶
縁膜Ｂ（４）を残す。第１図（ｄ）で、溝（３）にのみ
選択的にｎ形単結晶シリコン（５）をエピタキシャル成
長させ、シリコン基板（１）の表面と同じ高さとする。

第１図（ｅ）では、溝の外側の表面絶縁膜Ａ（２）を除
去する。

以上のようなプロセスにより形成されたサブミクロン厚
の絶縁膜Ｂ（４）が、素子分離領域として働く。また、
溝（３）の側壁にホウ素をイオン注入して形成したＰ＋
層（９）が、チャンネルストッパとして働く。なお、第
１図（ｅ）の構造にたとえば第４図（ｅ）のごとく、Ｐ
およびｎｃｈ　　ＭＯＳ　　Ｔｒを形成し、ＣＭ　ＯＳ
集積回路が形成される。

（第２実施例） 本発明の第２実施例を、第２図を参照しながら説明する
。

第２実施例では、第２図（（２）に示すように、ＲＩ　
Ｅにより露出した溝（３）の底部のシリコン表面を犠牲
酸化し、続いてリンをイオン注入する。前のエツチング
マスクが再びイオン注入のマスクとなるので、溝（３）
の底部のシリコン基板（１）中にのみ、高濃度ｎ形層ｑ
■が形成される。その後で、犠牲酸化膜を除去する。そ
の他のプロセスは第１実施例と同じである。

このようにすると、第２図（ｄ）で、溝（３）にのみ選
択的に単結晶シリコン（５）をエピタキシャル成長させ
た際、自動的に、低抵抗層（ｎ＋層）を有する埋め込み
ｎウェル（６）が得られる。この低抵抗埋め込みウェル
（６）構造は、ＣＭ　ＯＳラッチアップを防止する効果
を有する。

（第３実施例） 本発明の第３実施例を、第３図を参照しながら説明する
。

第３実施例では、溝（３）の側壁にホウ素をイオン注入
する際、同時に、溝（３）の底部にもホウ素をイオン注
入して、Ｐ＋層（１１）を形成するく第４図（ｂ）。

（ｄ）参照）。

このようにすると、リーク電流の低減が、より確実とな
る。

発明の効果 以上、説明したように、本発明によれば、容易に、サブ
ミクロン幅の素子分離領域を形成することができ、その
際に、チャンネルストッパも一緒に形成されるので、後
のＣＭ　ＯＳ形成プロセスが通常のもので十分であると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例のプロセスを示す断面模式
図、第２図は本発明の第２実施例のプロセスを示す断面
模式図、第３図は本発明の第３実施例のプロセスを示す
断面模式図、第４図はＣＭＯ３における従来の素子分離
方法のプロセスを示す断面模式図である。 １・・・・・・Ｐ形シリコン基板、２・・・・・・絶縁
膜Ａ、３・・・・・・溝、４・・・・・・絶縁膜Ｂ、５
・・・・・・エビ成長単結晶シリコン、６・・・・・・
低抵抗埋め込みｎウェル、７・・・・・・フィールド酸
化膜、９・・・・・・Ｐ＋層（溝側壁に注入）、１０・
・・・・・高濃度ｎ形層、１１・・・・・・Ｐ＋層（溝
底部に注入）。 代理人の氏名　弁理士　中尾敏男　ほか１名第１図 第１図 第２図 第３図 第３図 第４図

Claims (2)

【特許請求の範囲】
1. （１）第１導電形シリコン基板上に、垂直状の溝を形成
   し、その溝の側壁の前記シリコンの一部に第１導電形不
   純物をイオン注入し、その後、この溝の側壁に絶縁膜を
   形成し、さらに、溝にのみ選択的に、第２導電形単結晶
   シリコンをエピタキシャル成長させることを特徴とする
   素子分離方法。
2. （２）第１導電形がＰ形であり、第２導電形がｎ形であ
   ることを特徴とする特許請求の範囲第１項記載の素子分
   離方法。