JPS6350062A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の構造に係り、特に従来構造のもの
に比較して、電流増幅率、しゃ新局波数等の電流依存性
等が高電流条件下において優れ、高速動作特性の向上に
好適な半導体装置に関する。

〔従来の技術〕

第２図は特開昭５６−１５５６号公報に記述されている
精神によって構成されたベース側壁コンタクト構造の半
導体装置（以下、５ＩＣＯ８と呼ぶ）におけるエミッタ
とベース領域の近辺を示す概略断面図である。

図において、１はＰ型シリコン単結晶基板、２は該基板
１の表面部に拡散によって形成したＮ型高濃度埋込層（
Ｎ＋埋込層）、３は埋込Ｍ２を形成した基板１上に成長
させたＮ型エピタキシャル２９３２層４のエミッタ・ベ
ース形成領域を角凸型に残してその周囲を埋込層２に達
するまでエッチング除去した後、熱酸化によって形成し
た酸化シリコン膜、５は角凸型のＮ型エピタキシャルシ
リコン層４の側面上部周囲のシリコン酸化膜３上に設け
た側壁ベース・コンタクト用のＰ型多結晶シリコン層、
６は多結晶シリコン層４を含む基板上に形成した５ｊＯ
２膜、７はこの５ｉｎ２膜６の角凸型エピタキシャル層
４上に設けたエミッタ用開孔、８はエミッタ開孔７を通
して形成したＰ型真性ベース層、９はエミッタ開孔７を
通して真性ベース層８上に接して形成したエミツタ層、
１０はベース。

エミッタ形成時の熱処理の際にＰ型多結晶シリコン層５
からの不純物によってＮ型エピタキシャルシリコンＭ４
中に形成された拡散層（以下。

Ｇ　ｒａｆｔ　Ｂ　ａｓｅ層、略してＧＢ層と呼ぶ）で
ある。

そして、図には示してないが、実際にはエミッタ開孔７
を通してエミツタ層９上にはエミッタ電極、角凸型のＮ
型シリコンエピタキシャル層４の側面から左方に延びた
多結晶シリコン層５上に５ｉｎ２膜にあけた孔を通して
ベース電極、シリコンエピタキシャル層４の下から右方
に延びたＮ＋埋込層２から多結晶シリコン層５を避けて
上方に延ばしたＮ＋層上にＳｉＯ２膜にあけた孔を通し
てコレクタ電極が設けられている。

このような従来構造の半導体装置の欠点は、０８層１０
がエミツタ層８の下まで張り出し、電流増幅率ｈＦＥや
しゃ新局波数ｆＴの特に高電流領域でのフォール・オフ
（ｆａｌｌ　ｏｆｆ、低下）現象を誘発し、結果的に５
ＩＣＯ８構造が本来有しているべき特性を十分に生かす
ことができない点にある。

さらに、第２図中にＢで示した部分のように、０８層１
０の凸型エピタキシャル層４中への張り出し量によって
、ベース・エミッタ間電圧ＶＢＥ値も変動しやすく、本
デバイスを大規模集積回路に適用する上での障害となっ
ていた。

そのほかに、第２図中にＡで示した部分のように、０８
層１０の下端が高濃度埋込Ｍ２に接触しやすく、これに
よって、ベース・コンタクト間容量ＣＴＣの側面成分が
非常に大きくなる欠点がある。

〔発明が解決しようとする問題点〕

上記したように、従来技術の問題点は、第２図に示した
ＡとＢ領域とから生じている。その基本は０８層１０が
深い接合となっている点にあり、これの浅接合化を計る
ことが必要であるが、これを実現するための製造工程の
際に必要とする熱処理温度の低温化は困難である。

本発明の目的は、例えば、５ＩＣＯ８のように、多結晶
シリコン層を用いてベース・コンタクトをとる半導体装
置のＧＢ層の浅接合化を計り、これによって）ＩＦＥｔ
ｆＴの高電流特性の向上を実現できる新たな構造の半導
体装置を提供することにある。

また、本発明の他の目的は、ＣＴｃの側面成分の低減を
可能とする構造の半導体装置を提供することにある。

〔問題点を解決するための手段〕

上記目的は、側壁ベース・コンタクト構造の半導体装置
において、側壁ベース・コンタクト用の多結晶シリコン
層中へ添加する不純物濃度を、該多結晶シリコン層のベ
ース層側壁との接触点より半導体装置の外周方向に所定
距離を保った位置から、該接触点に近づくにつれて低濃
度となるように制御することによって達成される。

このように、多結晶シリコン層中に不純物の濃度勾配を
形成するには、該多結晶シリコン層中への不純物添加を
、前記接触点より所定距離を保った位置以遠に行なった
後、熱処理によって再分布させる手段を採用することが
好適である。このような手段を以下においては０８層オ
フセット拡散と呼ぶことにする。

この０８層オフセット拡散が有効であるのは、イオン打
込みした不純物原子の多結晶シリコン層中での拡散係数
が、単結晶シリコン基板中に比べて大きいということに
係わっている。第３図は上記の事実を示す実験データで
あり、図（ａ）が実験に用いた試料の断面図を、図（ｂ
）は実験結果を示す。図（ａ）において、１０１はＮｓ
＠型で１０Ω−■の単結晶シリコン基板、１０２は５ｉ
ｎ２膜、１０３はＳｉ○２膜１０２に設けた窓、１０４
は厚さ７０００人の多結晶シリコン層である。この試料
に対して、多結晶シリコン層１０４側から３０ｋｅＶで
Ｂ＋イオン打込みを行ない、アニール温度９５０℃で処
理時間を変えて熱処理した後に、シリコン基板１０１中
に形成されたＧＢ層に相当する領域１０５の接合深さＸ
Ｊを測定した結果を図（ｂ）に示した。図（ｂ）におい
て、直線１０６はドーズ量Ｉ　Ｘ　１０”　ａｎ　−”
、直線１．０７はドーズ量Ｉ　Ｘ　１０１１０ｌ５”の
条件で実験を行なった結果である。図（ｂ）の結果につ
いて計算機解析を行なうことにより、ホウ素の多結晶シ
リコン層中での拡散係数は、単結晶シリコン層中でのそ
れに対してドーズ量Ｉ　Ｘ　１０１６ｃｍ−２の場合で
３００倍、ドーズ量Ｉ　Ｘ　１０１５ｃｍ−２の場合で
３０倍となっていることが判明した。このように、拡散
係数が高ドーズ条件下で増大する現象はホウ素以外の他
の不純物についても起こることである。

上記のように、多結晶シリコン層中での不純物原子が、
高ドーズ条件下で、無限ではないが、かなり大きな拡散
係数を有することから１本発明によればオフセット量の
一次的効果と共にそれの多少のバラツキが緩和される二
次的効果も生じる。

なお、オフセット領域内の不純物は外縁部のオフセット
をかけていない領域に比べて、活性領域形成面に近づく
につれて低濃度となることについては特別な説明は必要
としないであろう。

しかし、ここで生じるオフセット拡散領域の濃度勾配は
一定ではなく、多結晶シリコン層中へのイオン打込みド
ーズ量や、製造工程中に行なわれる余熱処理量（温度と
時間）等のプロセス条件に依存して変動することは当然
である。

〔作用〕

ＧＢオフセット拡散は、そのオフセット量の選択により
、多結晶シリコン層からこれと接続されたベース領域を
形成する単結晶シリコン層中への不純物の拡散によって
形成されるＧＢｆｆｉの接合深さの制御を容易にするこ
とができ、これによってＧＢ層による半導体装置の特性
の劣化を防止することが可能となる。

なお、上記の第３図（ａ）の試料図面を参考にすれば、
オフセット拡散のオフセット量は、被着する多結晶シリ
コン層１０４の厚みを変更することと等価である。

〔実施例〕

！ 以下、本発明を実施例を参照して詳細に説明する。

実施例　１゜ 第１図は本発明の第１の実施例において第２図とほぼ同
様な部分を示す概略断面図である。

図において、１はＰ型シリコン基板、２はＮ＋埋込層、
３は酸化シリコン膜、４は角凸形のＮ型エピタキシャル
シリコン層、５は高濃度多結晶シリコン層、５′は高濃
度多結晶シリコン層５からの不純物の拡散によって形成
されたオフセット拡散領域、６は多結晶シリコン層５，
５′の熱酸化により形成した酸化シリコン膜、７はエピ
タキシャルシリコン層４上の酸化シリコン膜６に設けた
エミッタ開孔、８は真性ベース層、９はエミツタ層、１
０はオフセット拡散層５′からの不純物の拡散によって
角凸形のＮ型エピタキシャル層の側面に形成されたＧＢ
層である。この場合、エミッタ開孔７は２Ｘ３ｔＭ”寸
法の角凸形のＮ型エピタキシャルシリコ２層４の上面周
囲から０．２／／＋Ｉ＋だけ内側に開孔周辺があるよう
にし、またオフセット拡散領域５′を０．６岬幅で設け
た。

以上の本発明の実施例の半導体装置は第２図に示した従
来のものに比べて、ＧＢＢｉ１２エミツタ層９の直下に
到達しないように構成されていることから、電流増幅率
ｈＦＥにおいても、しゃ断層波数ｆＴにおいても、各々
良好な特性を得た。

また、オフセット領域５′とエミッタ開孔７の寸法を上
記のようにしたことによって、多結晶シリコン・オフセ
ット領域５′からのエピタキシャルシリコン層４中への
ＧＢＢｉ１２張り出しは、従来は０．５岬であったのを
、０．１／７ｍとすることができた。

その結果、最大ｆＴ値は、従来の半導体装置では７．７
　　ＧＨｚであったのが、本発明のものでは１０，３Ｇ
Ｈｚに向上し、また、ベース・コレクタ間容量ｃｉｃは
、従来の装置で１６ｆＦであったものが、本発明では１
１ｆＦに改善された。これらのことから、ＥＣＬ　（Ｅ
ｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ）回路の１
人力、遅延時間ｔＰａは、従来装置では平均８７ｐｓ　
／ゲートであったものが、本発明により７１１ｐｓ　／
ゲートに改善された。

第４図は前記実施例１の製造工程説明図である。

第４図（ａ）　：　Ｐ型Ｓｊ単結晶基板２１の所定領域
に高濃度Ｎ型埋込層２２を拡散により形成し、ついで全
面上にＮ型エピタキシャルＳｉ層２３を形成し、その上
にＳｉ○２膜２４．Ｓｉ３Ｎ４膜２５を被着した後、エ
ミッタ・ベース形成領域上のみにＳｉ３Ｎ４膜２５゜５
ｊＯ２膜２４を残して残余をエツチング除去する。

ツイテ、残されたＳｉｏ２膜２４．　Ｓｉ３Ｎ、膜２５
をマスクとしてエピタキシャルＳｉ層２３をドライエツ
チングして角凸形のＮ型Ｓｉ層２３とした後、熱酸化と
エツチングにより角凸形のＮ型Ｓｉ層２３の側面中間位
からＮ＋埋込層２２、Ｐ型基板２１上に延びるＳｉ○２
膜２６膜形６し、全面上に多結晶Ｓｉ層を被着した後、
パターンニングし、さらに、５ｉｎ２膜２４．　Ｓｉ３
Ｎ４膜２５上の多結晶Ｓｉ層を除去し、角凸形のＮ型Ｓ
ｉ層２３の側面に接続する外部ベース領域となる多結晶
Ｓｉ層２７を形成した。

第４図（ｂ）：結晶全面上にホトレジスト膜を形成し、
これを加工し、角凸形のＮ型Ｓｉ層２３上からその周囲
に距離ｄ３だけはり出したレジスト膜２８を残存させた
。この時、前記ｄ３は０．６岬となるようにした。この
０．６／ｍがオフセット量となる。

しかる後に、レジスト膜２８をマスクとしてＢ＋イオン
を多結晶Ｓｉ層２７に打ち込んだ。２９はイオン打込み
層である。打込み条件は３０ｋｅＶ、　Ｉ　Ｘｌ０１６
σ−２ドーズとした。なお、多結晶Ｓｉ層２７の厚みは
、７０００人である。

第４図（Ｃ）ニレジスト膜２８を除去し、試料を熱酸化
して多結晶Ｓｉ層２７上に酸化Ｓｉ膜３０を形成した。

この時の熱処理によって、Ｂ＋打込み層２９中のボロン
は多結晶Ｓｉ層２７の下方と横方向に拡散し、高濃度不
純物多結晶Ｓ、ｉ層２７′　と不純物濃度勾配をもった
オフセット拡散領域（幅０．６１Ｍ１）２７″が形成さ
れると同時に角凸形のＮ型８５層２３の側壁から内側に
０．０５庫深さのＧＢＪ＠３１が形成された。しかる後
、角凸形のＮ型Ｓｊ層２３表面上の薄いＳ　ｉ　Ｏ２膜
２４．　Ｓｉ３Ｎ４膜２５を除去すると、角凸形のＮ型
Ｓｉ層２３上にエミッタ開孔３２が開孔される。この時
、エミッタ開孔３２の周囲は角凸形のＮ型Ｓｉ層２３の
表面外周から約０．２７ｚｎ＋内側に入り込んで形成さ
れる。

これに続いて、第４図には示していないが、角凸形のＮ
型Ｓｉ層２３中に拡散により直性ベース層エミツタ層を
第１図に示すように形成すれば、トランジスタ構造を構
成することができる。これから先の工程等は公知の技術
であるので説明は省略する。

なお、以上のベース、エミッタ領域形成のために０８層
３１は横方向にさらに０．０５７ｎ＋＋増加して、０、
ＩＩＭｌとなったが、本発明の効果が十分に発揮される
条件下にある。

第５図は、第１の実施例の他の製造工程例を示したもの
である。

第５図（ａ）：第３図（ａ）とほぼ同様に、Ｐ型Ｓｉ単
結晶Ｓｉ基板２１上にＮ＋埋込層２２を、さらにその上
にＮ型エピタキシャルＳｉ層２３を形成し、エピタキシ
ャルＳｉ層２３のエミッタ・ベース形成領域上にＳｉ○
２膜２４．Ｓｉ３Ｎ４膜２５からなるマスクを形成し、
このマスクを用いてエピタキシャルＳｉ層２６をＮ１埋
込層２２に達するまでエツチングして角凸形のＮ型エピ
タキシャルＳｉ層２３を形成した後、熱酸化とエツチン
グにより、角凸形のＮ型エピタキシャルＳｉ層２３の側
面中間がらＮ＋埋込層２２゜Ｐ型Ｓｉ基板２１上に延び
る５ｉｎ２膜２６形成する。

ついで、マスクとしたＳｉ３Ｎ４膜２５上に厚いＳｉ○
２膜３３膜形３する。

第５図（ｂ）：不純物無添加の多結晶シリコン層３４を
上面全面上に６０００人の厚さに形成し、続いて、全面
上にＢ＋イオンを打ち込み、Ｂ＋打込層３５を形成した
。

第５図（Ｃ）二ついで、ホトレジストの溝内埋込み技術
とドライエツチング技術を用いて多結晶シリコン層３５
の平坦化処理を行なうことにより、多結晶シリコン層３
４の凸状部を除去し、角凸形のＮ型Ｓｉ層２３の側壁部
に、不純物無添加の多結晶Ｓｉ層３４′　を６０００人
の厚さで形成することができた。

この場合には、第４図に示した製造工程例のように、マ
スク合せの誤差の影響を受けることなく、角凸形のＮ型
エピタキシャルＳｉ層２３の側壁部から正確に６［１０
０人の厚さのオフセット距離をもった不純物無添加の多
結晶Ｓｉ層３４′　を形成できる。

なお、以上の構成において、角凸形のＮ型Ｓｉ層２３の
側壁上部に接続された不純物無添加の多結晶Ｓｉ層３４
の外側に接続する高濃度ボロンイオン打込層３５をもっ
た不純物無添加多結晶Ｓｉ層３４が形成されている。こ
れは先に第４図（ｂ）に示したものとほぼ類似の構造と
することができる。この後も第４図で説明した方法で、
第１図に示した構造の半導体装置を製造することができ
る。

第６図は実施例１のさらに異なる製造工程例を示したも
のである。

第６図（ａ）は第５図（ａ）の状態の結晶上に不純物無
添加の多結晶シリコン層３４を第５図（ｂ）の６０００
人の半分の３０００人の厚さに形成した。

このような状態でＢ“打込みを行なった場合、オフセッ
ト量は３０００人となる。しかし、３０００人のオフセ
ットでは不十分であることから、本製造工程においては
、試料全面上にＣＶＤ法による５ｕｎ２膜を厚さ３００
０人に形成し、引き続いてドライエツチング処理を行な
って、第６図（ｂ）に示したように、角凸形の不純物無
添加の多結晶Ｓｉ層の側面に厚さ３０００人のＳｕｎ、
膜３６を残存させることができた。しかる後に、Ｂ＋イ
オン打込みＢ＋イオン打込み層３５を多結晶Ｓｉ層３４
中に形成し、第５図（ｃ）の場合と同様にＳｉ○２膜３
６と凸形部の多結晶５１Ｍ３４を除去すれば、３４′で
示すオフセット量を６０００人とすることができる。

実施例　２゜ 第７図は、本発明の第２の実施例を示す概略断面図であ
る。第７図において、４１はＰ型シリコン単結晶基板、
４２はＮ＋埋込層、４３と４４は５ｉｎ２膜、４５は角
凸形としたＮ型エピタキシャルＳｉ層、４６゜４７はそ
れぞれエミッタ開孔４８を有する５ｉｎ２膜。

Ｓｉ３Ｎ４膜、４９′は高濃度多結晶Ｓｉ層、４９″は
オフセット拡散領域、５０はＳｉＯ２膜、５１は真性ベ
ース領域、５２はエミッタ領域、５３はグラフト・ベー
ス領域である。

このような構造のトランジスタは特開昭５６−１４２６
６７号公報に記述されているが、この場合にはＧＢ層５
３の浅接合化は困難であった。

本実施例では、ＧＢ引出し用多結晶Ｓｉ層４９は４９′
で示す領域でオフセット拡散を受ける。４６゜５０のＳ
ｉＯ□膜、４７のＳｉ３Ｎ４膜によって、図示していな
いエミッタ電極とオフセット用多結晶シリコン層４９と
の絶縁を可能にしている。

このような構造によれば、オフセット領域４９′によっ
てＧＢ層５３の浅接合化を計ることができる。

すなわち、実施例１のように、真性ベース領域からの多
結晶シリコン層への引き出しがエミッタ領域、ベース領
域のある活性領域の側面からであっても、本実施例のよ
うに、活性領域の表面からであっても、本発明の精神は
変更を受けることはない。

本実施例２において、エミッタ・ベース間耐圧ＢＶＥＢ
Ｏが従来４．ＯＶであったものが、７．Ｏｖまで向上し
た。また、ｈＦＥはコレクタ電流ＩＣが１ｍＡで４０で
あったものが６０にまで改善された。

第８図は本実施例の第２の製造工程例である。

第８図は本実施例２の半導体装置の製造工程の一例の概
略説明図である。すなわち、Ｐ型シリコン基板４１にＮ
＋埋込層４２を形成し、その上にＮ型エピタキシャルＳ
ｉ層を形成した後、これを加工して凸形のＮ型Ｓｉ層４
５とし、その両側にＳｉＯ２膜４３．４４を形成する。

その後、角凸形のＮ形Ｓｉ層４５の中央部分の所定位置
上に５ｉｎ２膜４６とＳｉ３Ｎ４膜４７を形成し、試料
全面上に多結晶Ｓｉ層４９を被着する。ついで、多結晶
Ｓｉ層４９からＳｉ３Ｎ４膜４７上に通じるエミッタ用
開孔４８を開孔した後、多結晶Ｓｉ層４９を熱酸化して
、その表面にＳｉｏ２膜５０膜形０する。

その後、エミッタ開孔４８内から５ｉｎ２膜５０上に所
定形状のレジスト膜５１を、オフセット量ｄ３が　　　
　。

０．６ｐとなるように形成し、続いて、Ｂ＋イオン打込
みを３０ｋｅＶ、　Ｉ　ＸＩＯ”ｃｍ−２の条件で行な
った。

５２はイオン打込層である。これをアニール処理するこ
とによって第７図に示したＱＢ層５３を形成した。

もちろん、この場合、上記アニールは後に行なうベース
、エミッタ領域形成時の拡散熱処理と同時に行なうこと
もできる。

なお、上述した実施例の製造工程例において、オフセッ
ト量を６０００人としたが、これはプロセス条件によっ
ては、さらに大きく選択したり、小さく選択されるべき
量である。

〔発明の効果〕

本発明によれば、ベース側壁コンタクト引出し用に多結
晶シリコン層を用い構造のトランジスタに形成されるＧ
Ｂ層の浅接合化が容易となり、これに伴ない、電流増幅
率、耐圧、容量の改善が計られ、このようなデバイスを
塔載した回路遅延時間の低減、すなわち、高速動作が可
能となる効果がある。

さらにまた、従来法では、上記ＧＢ層の深接合のために
、エミツタ幅の微細化が困難であったが、本発明によれ
ば、ＧＢ層の浅接合化は自由に可能であり、上記のよう
な問題も生じない。

【図面の簡単な説明】

第２図は従来の半導体装置の概略断面図、第１図は本発
明の半導体装置の一実施例を示す概略断面図、第３図は
多結晶シリコン層中のホウ素の拡散係数を説明するため
の実験結果を説明する図、第４図〜第６図はそれぞれ第
１図に示した実施例の製造工程を説明する図、第７図は
本発明の他の実施例を示す概略説明図、第８図は第７図
に示した実施例の製造工程を説明するための図である。 図において、 １．２１．４１・・・Ｐ型シリコン単結晶基板２．２２
．４２・・・Ｎ＋型シリコン層３．２６，４３．４’Ｌ
・・Ｓ　ｉｏ２膜５・・・高濃度多結晶シリコン層 ５′・・・オフセット拡散領域 ８・・・真性ベース領域 ９・・・エミッタ領域 １０・・・０３層 ２７・・・多結晶シリコン層 ２７′・・・高濃度多結晶シリコン層 ２７“・・・オフセット拡散領域 ２８・・・レジスト膜 ２９．３５・・・Ｂ＋イオン打込層 ３１・・・ＧＢ層 ３６・・・Ｓｉｎ２層 ４６・・・Ｓｉｎ、膜 ４７・・・Ｓｉ３Ｎ、膜 ４９・・・多結晶シリコン層 ４９′・・・高濃度多結晶シリコン層 ４９″・・・オフセット拡散領域 ５１・・・真性ベース領域 ５２・・エミッタ領域 ５３・・・ＧＢ層 代理人弁理士　　中　村　純之助 第１図 第２図 第３図 （ａ） （ｂ） →江［ｍｉｎ陥］ ンリ］ン菖傳反

Claims (1)

【特許請求の範囲】
1. １、半導体基板表面上に角凸形の第１導電型の活性領域
   が形成されており、該活性領域内の該領域表面側に形成
   された第１導電型領域と該第１導電型領域の直下に隣接
   し、かつ該第１導電型領域を取り囲むように形成された
   第２導電型領域を有し、前記角凸形の活性領域の側面又
   は上面に露出している前記第２導電型領域から外側方向
   に所定距離だけ、前記基板上に形成した絶縁膜を介して
   前記第２導電型の不純物をドーピングした多結晶シリコ
   ン層を引き出し、該多結晶シリコン層上に前記第２導電
   型領域引出し用電極が形成されている構造を有する半導
   体装置において、前記多結晶シリコン層中の前記第２導
   電型の不純物の濃度が前記第２導電型領域から外側方向
   に所定距離だけ離れた位置に向うにつれて次第に高濃度
   となるように制御されていることを特徴とする半導体装
   置。