JPH11168210A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH11168210A JPH11168210A JP9334436A JP33443697A JPH11168210A JP H11168210 A JPH11168210 A JP H11168210A JP 9334436 A JP9334436 A JP 9334436A JP 33443697 A JP33443697 A JP 33443697A JP H11168210 A JPH11168210 A JP H11168210A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- oxide film
- semiconductor
- selective oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 Ｕ溝の内壁にエッチピット（凹部）が形成さ
れるのを抑制し、ゲート絶縁膜の耐圧を向上させる。 【解決手段】 縦型パワーＭＯＳＦＥＴにおいて、Ｕ溝
を形成するために、半導体基板１の一表面に形成したｎ
+ 型エピタキシャル層２の表面の所定領域をエッチング
するが、このエッチングの前に熱拡散工程を行う場合、
この熱拡散工程の前に半導体基板１のうちｎ+ 型エピタ
キシャル層２とは反対側の表面にリンのデポジションに
よるゲッタリング層を形成する。これにより、熱処理時
にｎ+ 型エピタキシャル層２内の汚染不純物金属原子を
ゲッタリング層によって捕獲することができる。このた
め、汚染不純物金属原子を源とする結晶欠陥の発生を抑
制することができ、エッチング工程の際に結晶欠陥を起
因とするエッチピットの発生を抑制することができる。
その結果、ゲート酸化膜８の耐圧を向上させることがで
きる。
れるのを抑制し、ゲート絶縁膜の耐圧を向上させる。 【解決手段】 縦型パワーＭＯＳＦＥＴにおいて、Ｕ溝
を形成するために、半導体基板１の一表面に形成したｎ
+ 型エピタキシャル層２の表面の所定領域をエッチング
するが、このエッチングの前に熱拡散工程を行う場合、
この熱拡散工程の前に半導体基板１のうちｎ+ 型エピタ
キシャル層２とは反対側の表面にリンのデポジションに
よるゲッタリング層を形成する。これにより、熱処理時
にｎ+ 型エピタキシャル層２内の汚染不純物金属原子を
ゲッタリング層によって捕獲することができる。このた
め、汚染不純物金属原子を源とする結晶欠陥の発生を抑
制することができ、エッチング工程の際に結晶欠陥を起
因とするエッチピットの発生を抑制することができる。
その結果、ゲート酸化膜８の耐圧を向上させることがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、電力用半導体素子
として用いられる半導体装置、例えばＤＭＯＳ構造を有
する縦型あるいは横型（アップドレイン）のＭＯＳＦＥ
ＴやＩＧＢＴ等の製造方法、及びその単体又は電力用半
導体素子を組み込んだＭＯＳＩＣ等の製造方法に適用し
て好適である。
として用いられる半導体装置、例えばＤＭＯＳ構造を有
する縦型あるいは横型（アップドレイン）のＭＯＳＦＥ
ＴやＩＧＢＴ等の製造方法、及びその単体又は電力用半
導体素子を組み込んだＭＯＳＩＣ等の製造方法に適用し
て好適である。
【０００２】
【従来の技術】図１に、従来における縦型パワーＭＯＳ
ＦＥＴの断面図を示し、この縦型パワーＭＯＳＦＥＴに
ついて説明する。図１において、ウェハ２１は、例えば
不純物濃度が１０20ｃｍ-3程度で厚さ６００μｍ程度の
ｎ+ 型シリコンから成る半導体基板１上に、不純物濃度
が１０16ｃｍ-3程度で厚さ８．５μｍ程度のｎ+ 型エピ
タキシャル層２が構成されたものであり、このウェハ２
１の主表面に所定のユニットセルが形成される。
ＦＥＴの断面図を示し、この縦型パワーＭＯＳＦＥＴに
ついて説明する。図１において、ウェハ２１は、例えば
不純物濃度が１０20ｃｍ-3程度で厚さ６００μｍ程度の
ｎ+ 型シリコンから成る半導体基板１上に、不純物濃度
が１０16ｃｍ-3程度で厚さ８．５μｍ程度のｎ+ 型エピ
タキシャル層２が構成されたものであり、このウェハ２
１の主表面に所定のユニットセルが形成される。
【０００３】ウェハ２１の主表面に１２μｍ程度のユニ
ットセル寸法でＵ溝５０を形成するために、厚さ１μｍ
程度の選択酸化膜が形成され、この選択酸化膜をマスク
として自己整合的な二重拡散により接合深さが１μｍ程
度のｐ型ベース層１６と接合深さが０．５μｍ程度のｎ
+ 型ソース層４とが形成されており、それによりＵ溝５
０の側壁部５１にチャネル５が設定される。
ットセル寸法でＵ溝５０を形成するために、厚さ１μｍ
程度の選択酸化膜が形成され、この選択酸化膜をマスク
として自己整合的な二重拡散により接合深さが１μｍ程
度のｐ型ベース層１６と接合深さが０．５μｍ程度のｎ
+ 型ソース層４とが形成されており、それによりＵ溝５
０の側壁部５１にチャネル５が設定される。
【０００４】ｐ型ベース層１６の接合深さはＵ溝５０の
底辺のエッジ部１２でブレークダウンによる破壊が生じ
ない程度に設定されており、ｐ型ベース層１６の中央部
（チャネル５から離れる領域）の接合深さが周囲よりも
深くなるようにして、予めｐ型ベース層１６の底面の中
央部でブレークダウンが起こるようになっている。ま
た、二重拡散後にこの拡散用のマスク及びＵ溝５０の形
成用として使用した選択酸化膜は除去されて、Ｕ溝５０
の内壁には厚さが６０ｎｍ程度のゲート酸化膜８が形成
され、さらにその上に厚さが４４０ｎｍ程度のポリシリ
コンからなるゲート電極９、厚さが１μｍ程度のＢＰＳ
Ｇからなる層間絶縁膜１８が形成されている。
底辺のエッジ部１２でブレークダウンによる破壊が生じ
ない程度に設定されており、ｐ型ベース層１６の中央部
（チャネル５から離れる領域）の接合深さが周囲よりも
深くなるようにして、予めｐ型ベース層１６の底面の中
央部でブレークダウンが起こるようになっている。ま
た、二重拡散後にこの拡散用のマスク及びＵ溝５０の形
成用として使用した選択酸化膜は除去されて、Ｕ溝５０
の内壁には厚さが６０ｎｍ程度のゲート酸化膜８が形成
され、さらにその上に厚さが４４０ｎｍ程度のポリシリ
コンからなるゲート電極９、厚さが１μｍ程度のＢＰＳ
Ｇからなる層間絶縁膜１８が形成されている。
【０００５】さらに、ｐ型ベース層１６の中央部表面に
接合深さが０．５μｍ程度のｐ+ 型ベースコンタクト層
１７が形成され、層間絶縁膜１８の上に形成された電極
１９とｎ+ 型ソース層４及びｐ+ 型ベースコンタクト層
１７がコンタクトホールを介してオーミック接触してい
る。また、半導体基板１の裏面にオーミック接触するよ
うにドレイン電極２０が形成されている。なお、６はド
レイン層である。
接合深さが０．５μｍ程度のｐ+ 型ベースコンタクト層
１７が形成され、層間絶縁膜１８の上に形成された電極
１９とｎ+ 型ソース層４及びｐ+ 型ベースコンタクト層
１７がコンタクトホールを介してオーミック接触してい
る。また、半導体基板１の裏面にオーミック接触するよ
うにドレイン電極２０が形成されている。なお、６はド
レイン層である。
【０００６】次に、この縦型パワーＭＯＳＦＥＴの製造
方法を図２〜図４に示す工程図に基づいて説明する。 〔図２（ａ）に示す工程〕まず、ｎ+ 型シリコンからな
る半導体基板１の一表面に、ｎ- 型のエピタキシャル層
２を成長させ、このエピタキシャル層２の表面を主表面
とするウェハ２１を用意する。このウェハ２１の主表面
を熱酸化して、厚さ６８０ｎｍ程度のフィールド酸化膜
６０を形成する。このとき、ウェハ２１の裏面（半導体
基板１の裏面）にも同時に酸化膜６０１が形成される。
方法を図２〜図４に示す工程図に基づいて説明する。 〔図２（ａ）に示す工程〕まず、ｎ+ 型シリコンからな
る半導体基板１の一表面に、ｎ- 型のエピタキシャル層
２を成長させ、このエピタキシャル層２の表面を主表面
とするウェハ２１を用意する。このウェハ２１の主表面
を熱酸化して、厚さ６８０ｎｍ程度のフィールド酸化膜
６０を形成する。このとき、ウェハ２１の裏面（半導体
基板１の裏面）にも同時に酸化膜６０１が形成される。
【０００７】〔図２（ｂ）に示す工程〕フォトリソ工程
にて、フィールド酸化膜６０のうちセル形成予定領域の
中央部に相当する部分と半導体基板１の裏面に形成され
た酸化膜６０１をエッチング除去する。 〔図２（ｃ）に示す工程〕熱酸化により、フィールド酸
化膜６０が除去された部分に厚さ４５ｎｍ程度の酸化膜
６０２を形成する。このとき、ウェハ２１の裏面にも酸
化膜６０３が形成される。
にて、フィールド酸化膜６０のうちセル形成予定領域の
中央部に相当する部分と半導体基板１の裏面に形成され
た酸化膜６０１をエッチング除去する。 〔図２（ｃ）に示す工程〕熱酸化により、フィールド酸
化膜６０が除去された部分に厚さ４５ｎｍ程度の酸化膜
６０２を形成する。このとき、ウェハ２１の裏面にも酸
化膜６０３が形成される。
【０００８】引き続き、フィールド酸化膜６０をマスク
にしつつ、薄い酸化膜６０２を透過させてボロン
（Ｂ+ ）を、加速電圧６０ｋｅＶ、ドーズ量９×１０13
ｃｍ-2でイオン注入する。 〔図２（ｄ）に示す工程〕Ｎ2 ガス雰囲気で１１７０
℃、６０分程度の熱処理を行い、注入されたイオンを熱
拡散させて所定の接合深さを有するｐ型拡散層（ディー
プＷＥＬＬ層）６２を形成する。このｐ型拡散層６２は
最終的にはｐ+ 型ベース層１６の一部となり、ドレイン
・ソース間に高電圧が印加されたときには、このｐ型拡
散層６２の底辺部分で安定にブレークダウンを起こさせ
ることにより、耐サージ性を向上させる目的を果たす。
にしつつ、薄い酸化膜６０２を透過させてボロン
（Ｂ+ ）を、加速電圧６０ｋｅＶ、ドーズ量９×１０13
ｃｍ-2でイオン注入する。 〔図２（ｄ）に示す工程〕Ｎ2 ガス雰囲気で１１７０
℃、６０分程度の熱処理を行い、注入されたイオンを熱
拡散させて所定の接合深さを有するｐ型拡散層（ディー
プＷＥＬＬ層）６２を形成する。このｐ型拡散層６２は
最終的にはｐ+ 型ベース層１６の一部となり、ドレイン
・ソース間に高電圧が印加されたときには、このｐ型拡
散層６２の底辺部分で安定にブレークダウンを起こさせ
ることにより、耐サージ性を向上させる目的を果たす。
【０００９】〔図２（ｅ）に示す工程〕フィールド酸化
膜６０及び酸化膜６０２、６０３をエッチング除去し、
熱酸化によって再び厚さ４５ｎｍ程度の酸化膜６０４、
６０５を形成する。 〔図３（ａ）に示す工程〕ウェハ２１の主表面にデポジ
ションにより厚さ１５０ｎｍ程度の窒化シリコン（Ｓｉ
3 Ｎ4 ）膜６３を形成する。このとき、ウェハ２１の裏
面にも窒化シリコン膜６３１が形成される。
膜６０及び酸化膜６０２、６０３をエッチング除去し、
熱酸化によって再び厚さ４５ｎｍ程度の酸化膜６０４、
６０５を形成する。 〔図３（ａ）に示す工程〕ウェハ２１の主表面にデポジ
ションにより厚さ１５０ｎｍ程度の窒化シリコン（Ｓｉ
3 Ｎ4 ）膜６３を形成する。このとき、ウェハ２１の裏
面にも窒化シリコン膜６３１が形成される。
【００１０】〔図３（ｂ）に示す工程〕窒化シリコン膜
６３及び酸化膜６０４をパターニングして所定のピッチ
幅で開口する格子状の開口パターンを形成する。なお、
この開口パターンは、上述のｐ型拡散層６２がそのピッ
チ間隔の中央部に位置するようにマスク合わせしてい
る。その後、窒化シリコン膜６３及び酸化膜６０４をマ
スクとして、ｎ- 型エピタキシャル層２をＣＤＥ（Ｃｈ
ｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法により例え
ば深さ０．６μｍ程度エッチングして、溝６４を形成す
る。
６３及び酸化膜６０４をパターニングして所定のピッチ
幅で開口する格子状の開口パターンを形成する。なお、
この開口パターンは、上述のｐ型拡散層６２がそのピッ
チ間隔の中央部に位置するようにマスク合わせしてい
る。その後、窒化シリコン膜６３及び酸化膜６０４をマ
スクとして、ｎ- 型エピタキシャル層２をＣＤＥ（Ｃｈ
ｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法により例え
ば深さ０．６μｍ程度エッチングして、溝６４を形成す
る。
【００１１】〔図３（ｃ）に示す工程〕窒化シリコン膜
６３及び酸化膜６０４をマスクとして、溝６４の部分を
熱酸化する。これはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法として良く知ら
れた酸化方法であり、この酸化により選択酸化膜（すな
わち、ＬＯＣＯＳ膜）６５が形成され、同時に選択酸化
膜６５によって食われたｎ- 型エピタキシャル層２の表
面にＵ溝５０が形成され、かつＵ溝５０の形状が確定す
る。なお、このＬＯＣＯＳ酸化によって酸化膜６０４は
選択酸化膜６５と一体となる。
６３及び酸化膜６０４をマスクとして、溝６４の部分を
熱酸化する。これはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法として良く知ら
れた酸化方法であり、この酸化により選択酸化膜（すな
わち、ＬＯＣＯＳ膜）６５が形成され、同時に選択酸化
膜６５によって食われたｎ- 型エピタキシャル層２の表
面にＵ溝５０が形成され、かつＵ溝５０の形状が確定す
る。なお、このＬＯＣＯＳ酸化によって酸化膜６０４は
選択酸化膜６５と一体となる。
【００１２】〔図３（ｄ）に示す工程〕加熱したリン酸
液に浸す等のウェットエッチングにより、窒化シリコン
膜６３、６３１を除去する。その後、選択酸化膜６５を
マスクとしつつ、薄い酸化膜６０４を透過させてｐ型ベ
ース層１６を形成するためのボロンをイオン注入する。
このとき、選択酸化膜６５と酸化膜６０４の境界部分が
自己整合位置になり、イオン注入される領域が正確に規
定される。
液に浸す等のウェットエッチングにより、窒化シリコン
膜６３、６３１を除去する。その後、選択酸化膜６５を
マスクとしつつ、薄い酸化膜６０４を透過させてｐ型ベ
ース層１６を形成するためのボロンをイオン注入する。
このとき、選択酸化膜６５と酸化膜６０４の境界部分が
自己整合位置になり、イオン注入される領域が正確に規
定される。
【００１３】引き続き、注入させたボロンのイオンを熱
拡散させる。この熱拡散により形成されたボロンの拡散
層が、図２（ｄ）に示す工程で形成されたｐ型拡散層６
２と一体となって、ｐ型ベース層１６を形成する。ま
た、ｐ型ベース層１６の領域の両端面はＵ溝５０の側壁
の位置で自己整合的に規定される。 〔図４（ａ）に示す工程〕フォトリソ工程により、ｎ+
型ソース層４を形成するためのイオン注入を行ったの
ち、注入されたイオンを熱拡散させてｎ+ 型ソース層４
を形成する。これによりチャネル５が設定される。この
熱拡散において、ｎ+ 型ソース層４の領域のＵ溝５０に
接した端面は、Ｕ溝５０の側壁部５１の位置で自己整合
的に規定される。このように、ｎ+ 型ソース層４及び図
３（ｄ）に示すｐ型ベース層１６は、これら双方を拡散
させた二重拡散により形成される。
拡散させる。この熱拡散により形成されたボロンの拡散
層が、図２（ｄ）に示す工程で形成されたｐ型拡散層６
２と一体となって、ｐ型ベース層１６を形成する。ま
た、ｐ型ベース層１６の領域の両端面はＵ溝５０の側壁
の位置で自己整合的に規定される。 〔図４（ａ）に示す工程〕フォトリソ工程により、ｎ+
型ソース層４を形成するためのイオン注入を行ったの
ち、注入されたイオンを熱拡散させてｎ+ 型ソース層４
を形成する。これによりチャネル５が設定される。この
熱拡散において、ｎ+ 型ソース層４の領域のＵ溝５０に
接した端面は、Ｕ溝５０の側壁部５１の位置で自己整合
的に規定される。このように、ｎ+ 型ソース層４及び図
３（ｄ）に示すｐ型ベース層１６は、これら双方を拡散
させた二重拡散により形成される。
【００１４】さらに、フォトリソ工程により、ｐ+ 型ベ
ースコンタクト層１７を形成するためのイオン注入を行
ったのち、注入されたイオンを熱拡散させてｐ+ 型ベー
スコンタクト層１７を形成する。 〔図４（ｂ）に示す工程〕ウェットエッチングにより選
択酸化膜６５を除去してＵ溝５０の内壁を露出させたの
ち、熱酸化により厚さ６０ｎｍ程度のゲート酸化膜８を
形成する。このとき、ウェハ２１の裏面にも酸化膜６０
６が形成される。
ースコンタクト層１７を形成するためのイオン注入を行
ったのち、注入されたイオンを熱拡散させてｐ+ 型ベー
スコンタクト層１７を形成する。 〔図４（ｂ）に示す工程〕ウェットエッチングにより選
択酸化膜６５を除去してＵ溝５０の内壁を露出させたの
ち、熱酸化により厚さ６０ｎｍ程度のゲート酸化膜８を
形成する。このとき、ウェハ２１の裏面にも酸化膜６０
６が形成される。
【００１５】〔図４（ｃ）に示す工程〕ウェハ２１の主
表面にＣＶＤ法を用いて厚さ４４０ｎｍ程度のポリシリ
コン膜を堆積したのち、パターニングしてゲート電極を
形成する。 〔図４（ｄ）に示す工程〕ウェハ２１の主表面にＢＰＳ
Ｇからなる層間絶縁膜１８を形成したのち、フォトリソ
工程にて層間絶縁膜１８及びゲート酸化膜８の一部にコ
ンタクトホールを形成して、ｐ+ 型ベースコンタクト層
１７とｎ+ 型ソース層４を露出させる。なお、このとき
酸化膜６０６も同時に除去する。
表面にＣＶＤ法を用いて厚さ４４０ｎｍ程度のポリシリ
コン膜を堆積したのち、パターニングしてゲート電極を
形成する。 〔図４（ｄ）に示す工程〕ウェハ２１の主表面にＢＰＳ
Ｇからなる層間絶縁膜１８を形成したのち、フォトリソ
工程にて層間絶縁膜１８及びゲート酸化膜８の一部にコ
ンタクトホールを形成して、ｐ+ 型ベースコンタクト層
１７とｎ+ 型ソース層４を露出させる。なお、このとき
酸化膜６０６も同時に除去する。
【００１６】さらに、アルミニウム膜からなるソース電
極１９を形成し、コンタクトホールを介してｐ+ 型ベー
スコンタクト層１７とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
よりなるパッシベーション膜（図示せず）を形成する。
この後、ウェハ２１の裏面を研磨し、半導体基板１を露
出させ、Ｔｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電
極２０を形成し、ｎ+ 型半導体基板１にオーミック接触
をとる。これにより縦型パワーＭＯＳＦＥＴが完成す
る。
極１９を形成し、コンタクトホールを介してｐ+ 型ベー
スコンタクト層１７とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
よりなるパッシベーション膜（図示せず）を形成する。
この後、ウェハ２１の裏面を研磨し、半導体基板１を露
出させ、Ｔｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電
極２０を形成し、ｎ+ 型半導体基板１にオーミック接触
をとる。これにより縦型パワーＭＯＳＦＥＴが完成す
る。
【００１７】
【発明が解決しようとする課題】基板シリコンにＵ溝を
形成し、ここにチャネルを形成する縦型ＭＯＳＦＥＴに
おいて、Ｕ溝形成までの熱処理等の工程でＯＳＦ（Ｏｘ
ｉｄａｔｉｏｎ Ｉｎｄｕｃｅｄ Ｓｔａｃｋｉｎｇ
Ｆａｕｌｔ）と呼ばれる結晶欠陥が基板に作り込まれる
と、Ｕ溝形成時に結晶欠陥部のエッチング速度が正常な
シリコン部に比べて以上に速いために、形成されたＵ溝
の内壁の所々にエッチピットが形成される。
形成し、ここにチャネルを形成する縦型ＭＯＳＦＥＴに
おいて、Ｕ溝形成までの熱処理等の工程でＯＳＦ（Ｏｘ
ｉｄａｔｉｏｎ Ｉｎｄｕｃｅｄ Ｓｔａｃｋｉｎｇ
Ｆａｕｌｔ）と呼ばれる結晶欠陥が基板に作り込まれる
と、Ｕ溝形成時に結晶欠陥部のエッチング速度が正常な
シリコン部に比べて以上に速いために、形成されたＵ溝
の内壁の所々にエッチピットが形成される。
【００１８】このＵ溝の内壁に形成されたエッチピット
は、後に形成されるゲート酸化膜８にも影響を与え、そ
の結果エッチピット上に形成されたゲート酸化膜８の耐
圧が低くなるという問題がある。本発明は上記点に鑑み
て成され、Ｕ溝の内壁にエッチピット（凹部）が形成さ
れるのを抑制し、ゲート絶縁膜の耐圧を向上させること
を目的とする。
は、後に形成されるゲート酸化膜８にも影響を与え、そ
の結果エッチピット上に形成されたゲート酸化膜８の耐
圧が低くなるという問題がある。本発明は上記点に鑑み
て成され、Ｕ溝の内壁にエッチピット（凹部）が形成さ
れるのを抑制し、ゲート絶縁膜の耐圧を向上させること
を目的とする。
【００１９】
【課題を解決するための手段】上記目的を達成するた
め、以下に示す技術的手段を採用する。請求項１乃至７
に記載の発明においては、半導体基板（１）の一表面に
形成した第１導電型の半導体層（２）の表面の所定領域
をエッチングする工程の前に、半導体層内に熱処理によ
る拡散層（６２）を形成する工程を有しており、かつこ
の工程の前に、半導体基板のうち半導体層とは反対側の
表面にゲッタリング層を形成する工程を有していること
を特徴としている。
め、以下に示す技術的手段を採用する。請求項１乃至７
に記載の発明においては、半導体基板（１）の一表面に
形成した第１導電型の半導体層（２）の表面の所定領域
をエッチングする工程の前に、半導体層内に熱処理によ
る拡散層（６２）を形成する工程を有しており、かつこ
の工程の前に、半導体基板のうち半導体層とは反対側の
表面にゲッタリング層を形成する工程を有していること
を特徴としている。
【００２０】このように、半導体層の表面の所定領域を
エッチングする工程の前に、半導体層内に熱処理による
拡散層を形成する工程を有している場合に、この工程の
前に、半導体基板のうち半導体層とは反対側の表面にゲ
ッタリング層を形成すれば、拡散層形成における熱処理
時に、結晶欠陥発生の主原因と考えられる半導体層内の
汚染不純物金属原子等をゲッタリング層によって捕獲す
ることができる。このため、拡散層形成における熱処理
において、汚染不純物金属原子が減少し、この汚染不純
物金属原子を源とする結晶欠陥の発生を抑制することが
できる。これにより、エッチング工程の際に結晶欠陥を
起因とするエッチピットの発生を抑制することができ、
その結果ゲート絶縁膜（８）の耐圧を向上させることが
できる。
エッチングする工程の前に、半導体層内に熱処理による
拡散層を形成する工程を有している場合に、この工程の
前に、半導体基板のうち半導体層とは反対側の表面にゲ
ッタリング層を形成すれば、拡散層形成における熱処理
時に、結晶欠陥発生の主原因と考えられる半導体層内の
汚染不純物金属原子等をゲッタリング層によって捕獲す
ることができる。このため、拡散層形成における熱処理
において、汚染不純物金属原子が減少し、この汚染不純
物金属原子を源とする結晶欠陥の発生を抑制することが
できる。これにより、エッチング工程の際に結晶欠陥を
起因とするエッチピットの発生を抑制することができ、
その結果ゲート絶縁膜（８）の耐圧を向上させることが
できる。
【００２１】なお、請求項２に示すように、選択酸化膜
（６５）を形成する工程の後に、ベース層（１６）やソ
ース層（４）を形成する工程を行うことができる。この
場合、ベース層やソース層を形成するために熱拡散処理
を行ったとしても、選択酸化膜を形成するためのエッチ
ング工程が終了したあとであるため、エッチピットが発
生することはなく、ゲート絶縁膜の耐圧に影響はない。
（６５）を形成する工程の後に、ベース層（１６）やソ
ース層（４）を形成する工程を行うことができる。この
場合、ベース層やソース層を形成するために熱拡散処理
を行ったとしても、選択酸化膜を形成するためのエッチ
ング工程が終了したあとであるため、エッチピットが発
生することはなく、ゲート絶縁膜の耐圧に影響はない。
【００２２】具体的な拡散層としては、請求項６に示す
ように、ソース層のうちチャネル（６）から離れた領域
として、接合深さが前記チャネル近傍の領域よりも深く
なるように形成される部分、つまりディープＷＥＬＬ層
（６２）が該当する。また、具体的なゲッタリング層の
形成は、請求項７に示すように、半導体基板のうちドレ
イン電極が形成される側に、リンのデポジションを行う
ことによって行うことができる。
ように、ソース層のうちチャネル（６）から離れた領域
として、接合深さが前記チャネル近傍の領域よりも深く
なるように形成される部分、つまりディープＷＥＬＬ層
（６２）が該当する。また、具体的なゲッタリング層の
形成は、請求項７に示すように、半導体基板のうちドレ
イン電極が形成される側に、リンのデポジションを行う
ことによって行うことができる。
【００２３】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。本実施形態における縦型パワーＭＯ
ＳＦＥＴの構造は図１に示すものと同様である。本実施
形態における縦型パワーＭＯＳＦＥＴの製造方法につい
て従来と異なるため、以下、縦型パワーＭＯＳＦＥＴの
製造方法を、図５の工程図に基づいて説明する。なお、
縦型パワーＭＯＳＦＥＴの製造方法において、従来と同
様の部分についてはその旨を明示して説明を省略する。
について説明する。本実施形態における縦型パワーＭＯ
ＳＦＥＴの構造は図１に示すものと同様である。本実施
形態における縦型パワーＭＯＳＦＥＴの製造方法につい
て従来と異なるため、以下、縦型パワーＭＯＳＦＥＴの
製造方法を、図５の工程図に基づいて説明する。なお、
縦型パワーＭＯＳＦＥＴの製造方法において、従来と同
様の部分についてはその旨を明示して説明を省略する。
【００２４】まず、図２（ａ）に示す工程を施したウェ
ハ２１を用意する。つまり、半導体基板１の表面にｎ-
型エピタキシャル層２が形成されたものをウェハ２１と
して、ウェハ２１の主表面にフィールド酸化膜６０、裏
面に酸化膜６０１が形成されたものを用意する。その
後、以下に示す図５（ａ）〜図５（ｃ）の工程を行う。 〔図５（ａ）に示す工程〕フィールド酸化膜６０をレジ
ストで覆ったのち、ウェハ２１の裏面の酸化膜６０１を
エッチング除去する。
ハ２１を用意する。つまり、半導体基板１の表面にｎ-
型エピタキシャル層２が形成されたものをウェハ２１と
して、ウェハ２１の主表面にフィールド酸化膜６０、裏
面に酸化膜６０１が形成されたものを用意する。その
後、以下に示す図５（ａ）〜図５（ｃ）の工程を行う。 〔図５（ａ）に示す工程〕フィールド酸化膜６０をレジ
ストで覆ったのち、ウェハ２１の裏面の酸化膜６０１を
エッチング除去する。
【００２５】〔図５（ｂ）に示す工程〕ウェハ２１の主
表面及び裏面にリンをデポジションする。このリンのデ
ポジションは、Ｎ2 が２５ｌ／ｍｉｎ、Ｏ2 が４０ｃｃ
／ｍｉｎ、ＰＯＣｌが８００ｃｃ／ｍｉｎの雰囲気で温
度を９８０℃程度として、約５１分間かけて行う。これ
により、ウェハ２１の主表面及び裏面にリンガラス１０
０、１０１が形成されると共に、半導体基板１の下層部
表面にリンが高濃度に拡散され、半導体基板１の下層部
にダメージ層（図中の斜線部分）が形成される。
表面及び裏面にリンをデポジションする。このリンのデ
ポジションは、Ｎ2 が２５ｌ／ｍｉｎ、Ｏ2 が４０ｃｃ
／ｍｉｎ、ＰＯＣｌが８００ｃｃ／ｍｉｎの雰囲気で温
度を９８０℃程度として、約５１分間かけて行う。これ
により、ウェハ２１の主表面及び裏面にリンガラス１０
０、１０１が形成されると共に、半導体基板１の下層部
表面にリンが高濃度に拡散され、半導体基板１の下層部
にダメージ層（図中の斜線部分）が形成される。
【００２６】〔図５（ｃ）に示す工程〕ウェハ２１の両
面に形成されたリンガラスを除去する。これにより、半
導体基板１の下層部に形成されたダメージ層のみ残され
る。この半導体基板１の下層部に残されたダメージ層
が、後にゲッタリングシンク（ＥＧシンク）として働
く。この後、図２（ｂ）〜図２（ｅ）、図３（ａ）〜図
３（ｄ）、及び図４（ａ）〜図４（ｄ） に示す工程を
行っていき、縦型パワーＭＯＳＦＥＴを完成させる。
面に形成されたリンガラスを除去する。これにより、半
導体基板１の下層部に形成されたダメージ層のみ残され
る。この半導体基板１の下層部に残されたダメージ層
が、後にゲッタリングシンク（ＥＧシンク）として働
く。この後、図２（ｂ）〜図２（ｅ）、図３（ａ）〜図
３（ｄ）、及び図４（ａ）〜図４（ｄ） に示す工程を
行っていき、縦型パワーＭＯＳＦＥＴを完成させる。
【００２７】この縦型パワーＭＯＳＦＥＴを製造するに
際し、従来と同様に、図３（ａ）に示されるｐ型拡散層
６２を形成するための熱拡散工程がある。上述したよう
に、従来ではｐ型拡散層６２を形成するときの熱拡散の
際に、汚染不純物金属原子が源となってＯＳＦと呼ばれ
る結晶欠陥が発生していた。しかしながら、本実施形態
では、ｐ型拡散層６２を形成する前にダメージ層を形成
しているため、結晶欠陥の源となる汚染不純物金属原子
は、ｐ型拡散層６２を形成する際の熱処理時に、ゲッタ
リングシンクとして働くダメージ層に向かってウェハ２
１の裏面（半導体基板１の下層部）まで拡散されると共
にダメージ層に捕獲され、ｎ- 型エピタキシャル層中か
ら排除される（「半導体結晶工学」志村 史夫著；丸善
（株）参照）。
際し、従来と同様に、図３（ａ）に示されるｐ型拡散層
６２を形成するための熱拡散工程がある。上述したよう
に、従来ではｐ型拡散層６２を形成するときの熱拡散の
際に、汚染不純物金属原子が源となってＯＳＦと呼ばれ
る結晶欠陥が発生していた。しかしながら、本実施形態
では、ｐ型拡散層６２を形成する前にダメージ層を形成
しているため、結晶欠陥の源となる汚染不純物金属原子
は、ｐ型拡散層６２を形成する際の熱処理時に、ゲッタ
リングシンクとして働くダメージ層に向かってウェハ２
１の裏面（半導体基板１の下層部）まで拡散されると共
にダメージ層に捕獲され、ｎ- 型エピタキシャル層中か
ら排除される（「半導体結晶工学」志村 史夫著；丸善
（株）参照）。
【００２８】このため、結晶欠陥発生の源となる汚染不
純物金属原子が減少し、ｐ型拡散層６２の形成工程時に
結晶欠陥が発生するのを抑制することができると共に、
結晶欠陥を起因とする結晶性の乱れの発生を抑制するこ
とができる。従って、Ｕ溝５０の内壁にエッチピットが
形成されるのを抑制することができ、ゲート酸化膜８は
エッチピットの影響を受けない良好なものとして形成す
ることができる。これにより、ゲート酸化膜８の耐圧を
向上させることができる。
純物金属原子が減少し、ｐ型拡散層６２の形成工程時に
結晶欠陥が発生するのを抑制することができると共に、
結晶欠陥を起因とする結晶性の乱れの発生を抑制するこ
とができる。従って、Ｕ溝５０の内壁にエッチピットが
形成されるのを抑制することができ、ゲート酸化膜８は
エッチピットの影響を受けない良好なものとして形成す
ることができる。これにより、ゲート酸化膜８の耐圧を
向上させることができる。
【００２９】なお、ゲッタリングシンクとして形成した
ダメージ層は、ドレイン電極２０を形成する際の前工程
における半導体基板１の裏面の研削あるいは研磨によっ
て除去され、最終的には縦型パワーＭＯＳＦＥＴに残ら
ないため、本実施形態における縦型パワーＭＯＳＦＥＴ
は図１の構造となる。本実施形態では、ｐ型拡散層（デ
ィープＷＥＬＬ層）６２を形成する前に、ゲッタリング
シンクとして働くダメージ層をウェハ２１の裏面に形成
しているが、ｐ型拡散層６２に限らず熱処理による拡散
工程にて拡散層を形成するような場合の前に同様のダメ
ージ層を形成すると上記と同様の効果を得ることができ
る。
ダメージ層は、ドレイン電極２０を形成する際の前工程
における半導体基板１の裏面の研削あるいは研磨によっ
て除去され、最終的には縦型パワーＭＯＳＦＥＴに残ら
ないため、本実施形態における縦型パワーＭＯＳＦＥＴ
は図１の構造となる。本実施形態では、ｐ型拡散層（デ
ィープＷＥＬＬ層）６２を形成する前に、ゲッタリング
シンクとして働くダメージ層をウェハ２１の裏面に形成
しているが、ｐ型拡散層６２に限らず熱処理による拡散
工程にて拡散層を形成するような場合の前に同様のダメ
ージ層を形成すると上記と同様の効果を得ることができ
る。
【００３０】例えば、上記したパワーＭＯＳＦＥＴと同
一チップ内に過電流あるいは加熱保護素子を集積化する
場合、これらの集積回路とパワーＭＯＳＦＥＴ部からア
イソレーションするためのＷＥＬＬを形成する場合、さ
らにゲートあるいはソースのパッド下に電極シールド用
の拡散層を設ける場合等において、上記ダメージ層を形
成すると有効である。
一チップ内に過電流あるいは加熱保護素子を集積化する
場合、これらの集積回路とパワーＭＯＳＦＥＴ部からア
イソレーションするためのＷＥＬＬを形成する場合、さ
らにゲートあるいはソースのパッド下に電極シールド用
の拡散層を設ける場合等において、上記ダメージ層を形
成すると有効である。
【図１】縦型パワーＭＯＳＦＥＴの構成を説明するため
の断面図である。
の断面図である。
【図２】縦型パワーＭＯＳＦＥＴの製造工程を示す説明
図である。
図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す説明図である。
を示す説明図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す説明図である。
を示す説明図である。
【図５】本実施形態の特徴部分に係る縦型パワーＭＯＳ
ＦＥＴの製造工程を示す説明図である。
ＦＥＴの製造工程を示す説明図である。
１…半導体基板、２…ｎ- 型エピタキシャル層、４…ｎ
+ 型ソース層、５…チャネル、８…ゲート酸化膜、９…
ゲート電極、１６…ｐ型ベース層、１９…ソース電極、
２０…ドレイン電極、５０…Ｕ溝、６２…ｐ型拡散層、
６５…選択酸化膜、１００、１０１…リンガラス。
+ 型ソース層、５…チャネル、８…ゲート酸化膜、９…
ゲート電極、１６…ｐ型ベース層、１９…ソース電極、
２０…ドレイン電極、５０…Ｕ溝、６２…ｐ型拡散層、
６５…選択酸化膜、１００、１０１…リンガラス。
Claims (8)
- 【請求項１】 第１導電型の半導体層（２）を有する半
導体基板（１）の該半導体層の表面の所定領域をエッチ
ングする工程と、 前記エッチングが成された前記所定領域を選択酸化する
ことにより、選択酸化膜（６５）を形成する工程とを含
む半導体装置の製造方法において、 前記半導体層の所定領域をエッチングする工程の前に、
前記半導体層内に熱処理による拡散層（６２）を形成す
る工程を有しており、かつこの拡散層を形成する工程の
前に、前記半導体基板のうち前記半導体層とは反対側の
表面にゲッタリング層を形成する工程を有していること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記選択酸化膜の側面に接する前記半導
体層表面にチャネル（５）を形成すべく、前記選択酸化
膜をマスクにして第２導電型のベース層（１６）と第１
導電型のソース層（４）を二重拡散により形成する工程
を備えることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記拡散層を形成する工程は、 第２導電型の層であり、前記ベース層と重なる位置に配
置するようにされた拡散層で形成する工程であることを
特徴とする請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記選択酸化膜を除去して前記半導体層
の表面に溝（５０）を形成する工程と、 前記チャネルとなる部分を含む前記溝の内壁にゲート絶
縁膜（８）を形成すると共に、このゲート絶縁膜上にゲ
ート電極（９）を形成する工程とを備えることを特徴と
する請求項２又は３に記載の半導体装置の製造方法。 - 【請求項５】 半導体基板（１）の一表面に配された第
１導電型の半導体層（２）の表面の所定領域をエッチン
グする工程と、 前記エッチングが成された前記所定領域を選択酸化する
ことにより、選択酸化膜（６５）を形成する工程と、 前記選択酸化膜の側面に接する前記半導体層表面にチャ
ネル（５）を形成すべく、前記選択酸化膜をマスクにし
て第２導電型のベース層（１６）と第１導電型のソース
層（４）を二重拡散により形成する工程と、 前記選択酸化膜を除去して前記半導体層の表面に溝（５
０）を形成する工程と、 前記チャネルとなる部分を含む前記溝の内壁にゲート絶
縁膜（８）を形成すると共に、このゲート絶縁膜上にゲ
ート電極（９）を形成する工程と、 前記ソース層及び前記ベース層に電気的に接触するソー
ス電極（１９）と、前記半導体基板のうち前記主表面の
反対側面に電気的に接触するドレイン電極（２０）とを
形成する工程とを含み、 前記半導体層の所定領域をエッチングする工程の前に、
前記半導体層内に熱処理による拡散層（６２）を形成す
る工程を有しており、かつこの工程の前に、前記半導体
基板のうち前記半導体層とは反対側の表面にゲッタリン
グ層を形成する工程を有していることを特徴とする半導
体装置の製造方法。 - 【請求項６】 前記選択酸化膜を形成する工程は、ＬＯ
ＣＯＳ酸化により行うことを特徴とする請求項１乃至５
のいずれか１つに記載の半導体装置。 - 【請求項７】 前記拡散層は、前記ソース層のうち前記
チャネルから離れた領域として、接合深さが前記チャネ
ル近傍の領域よりも深くなるように形成される部分（６
２）であることを特徴とする請求項１乃至６のいずれか
１つに記載の半導体装置の製造方法。 - 【請求項８】 前記ゲッタリング層を形成する工程は、 前記半導体基板のうち前記ドレイン電極が形成される側
に、リンのデポジションを行う工程であることを特徴と
する請求項１乃至７のいずれか１つに記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33443697A JP3921764B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33443697A JP3921764B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11168210A true JPH11168210A (ja) | 1999-06-22 |
| JP3921764B2 JP3921764B2 (ja) | 2007-05-30 |
Family
ID=18277368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33443697A Expired - Fee Related JP3921764B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3921764B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140309A (ja) * | 2004-11-12 | 2006-06-01 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
| JP2006294772A (ja) * | 2005-04-08 | 2006-10-26 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
| US8329563B2 (en) | 2006-02-24 | 2012-12-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a gettering layer and manufacturing method therefor |
| CN106449382A (zh) * | 2016-12-26 | 2017-02-22 | 株洲中车时代电气股份有限公司 | 一种改善igbt磷扩散均匀性的方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101483721B1 (ko) * | 2013-05-08 | 2015-01-16 | 주식회사 원코아에이 | 오목한 셀 구조를 갖는 파워 모스펫 및 그 제조방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221122A (ja) * | 1986-03-24 | 1987-09-29 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0738102A (ja) * | 1993-07-20 | 1995-02-07 | Fuji Electric Co Ltd | 高耐圧半導体装置の製造方法 |
| JPH07221112A (ja) * | 1994-02-02 | 1995-08-18 | Hitachi Ltd | 半導体ウエーハの製造方法 |
| JPH08203912A (ja) * | 1995-01-31 | 1996-08-09 | Hitachi Ltd | 半導体ウエーハ及びそれを用いた半導体装置並びにそれを用いた半導体装置の製造方法 |
| JPH09199722A (ja) * | 1996-01-22 | 1997-07-31 | Denso Corp | 半導体装置およびその製造方法 |
-
1997
- 1997-12-04 JP JP33443697A patent/JP3921764B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221122A (ja) * | 1986-03-24 | 1987-09-29 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0738102A (ja) * | 1993-07-20 | 1995-02-07 | Fuji Electric Co Ltd | 高耐圧半導体装置の製造方法 |
| JPH07221112A (ja) * | 1994-02-02 | 1995-08-18 | Hitachi Ltd | 半導体ウエーハの製造方法 |
| JPH08203912A (ja) * | 1995-01-31 | 1996-08-09 | Hitachi Ltd | 半導体ウエーハ及びそれを用いた半導体装置並びにそれを用いた半導体装置の製造方法 |
| JPH09199722A (ja) * | 1996-01-22 | 1997-07-31 | Denso Corp | 半導体装置およびその製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140309A (ja) * | 2004-11-12 | 2006-06-01 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
| JP2006294772A (ja) * | 2005-04-08 | 2006-10-26 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
| US8329563B2 (en) | 2006-02-24 | 2012-12-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a gettering layer and manufacturing method therefor |
| JP5151975B2 (ja) * | 2006-02-24 | 2013-02-27 | 三菱電機株式会社 | 半導体装置の製造方法 |
| CN106449382A (zh) * | 2016-12-26 | 2017-02-22 | 株洲中车时代电气股份有限公司 | 一种改善igbt磷扩散均匀性的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3921764B2 (ja) | 2007-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4498227A (en) | Wafer fabrication by implanting through protective layer | |
| JP4066574B2 (ja) | 半導体装置の製造方法 | |
| JP3959856B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| KR19980033385A (ko) | 측면 방향 게터링을 이용한 반도체 장치 제조 방법 | |
| EP2919273B1 (en) | Method for manufacturing semiconductor device | |
| JP2001024200A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2003158178A (ja) | 半導体装置およびその製造方法 | |
| EP0209939B1 (en) | Method of manufacturing a semiconductor device | |
| US5952679A (en) | Semiconductor substrate and method for straightening warp of semiconductor substrate | |
| JP2002016080A (ja) | トレンチゲート型ｍｏｓｆｅｔの製造方法 | |
| JP3373618B2 (ja) | 半導体装置の素子分離法 | |
| US5972777A (en) | Method of forming isolation by nitrogen implant to reduce bird's beak | |
| JP3921764B2 (ja) | 半導体装置の製造方法 | |
| JP3498431B2 (ja) | 半導体装置の製造方法 | |
| JP3985358B2 (ja) | 半導体装置及びその製造方法 | |
| JP2782781B2 (ja) | 半導体装置の製造方法 | |
| JPH11102917A (ja) | 半導体装置とその製造方法 | |
| JP3166911B2 (ja) | 半導体装置の製造方法 | |
| JP2001036074A (ja) | 半導体装置およびその製造方法 | |
| JP2001036071A (ja) | 半導体装置の製造方法 | |
| JP3714396B2 (ja) | 半導体装置の製造方法 | |
| JP3532494B2 (ja) | 半導体装置の製造方法 | |
| JP3224432B2 (ja) | 半導体装置の製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JPH0574928A (ja) | 半導体装置の製造法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061024 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070130 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070212 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120302 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120302 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130302 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140302 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |