JPS62221122A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62221122A JPS62221122A JP6513186A JP6513186A JPS62221122A JP S62221122 A JPS62221122 A JP S62221122A JP 6513186 A JP6513186 A JP 6513186A JP 6513186 A JP6513186 A JP 6513186A JP S62221122 A JPS62221122 A JP S62221122A
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
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Landscapes
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- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、２枚の半導体基板を直接接着して１枚の半導
体基板を得てこれに所望の素子を形成する半導体装置の
製造方法に関する。
体基板を得てこれに所望の素子を形成する半導体装置の
製造方法に関する。
（従来の技術）
鏡面研磨された２枚の半導体基板の研磨面同士を清浄な
雰囲気下で直接接着し熱処理することにより、強固に接
合した１枚の半導体基板が得られる。この方法で半導体
基板を接着させると、従来長時間を要した不純物拡散工
程の短縮が可能となり、また短時間の拡散で済むために
不純物ブＯファイルの制御が正確に行なえる、等の利点
が得られる。従ってこの技術は、各種半導体素子の製造
に適用して大きい効果が得られるものとして注目されて
いる。
雰囲気下で直接接着し熱処理することにより、強固に接
合した１枚の半導体基板が得られる。この方法で半導体
基板を接着させると、従来長時間を要した不純物拡散工
程の短縮が可能となり、また短時間の拡散で済むために
不純物ブＯファイルの制御が正確に行なえる、等の利点
が得られる。従ってこの技術は、各種半導体素子の製造
に適用して大きい効果が得られるものとして注目されて
いる。
しかしこの方法では、清浄な雰囲気下で基板接着を行っ
たとしても接着界面には重金属等の不純物の残留が避け
られず、この接着界面近傍でのキャリア寿命が低下する
。従って具体的素子に適用した場合、例えば導電変調型
ＭＯＳＦＥＴ等に適用した場合に、同一工程で製造した
素子の中でオン電圧等のバラツキが大きく、製造歩留り
が低いものとなる欠点があった。
たとしても接着界面には重金属等の不純物の残留が避け
られず、この接着界面近傍でのキャリア寿命が低下する
。従って具体的素子に適用した場合、例えば導電変調型
ＭＯＳＦＥＴ等に適用した場合に、同一工程で製造した
素子の中でオン電圧等のバラツキが大きく、製造歩留り
が低いものとなる欠点があった。
（発明が解決しようとする問題点）
本発明は上記した問題を解決して、直接接着法を用いた
場合の素子特性のバラツキを少なくし、歩留り向上を可
能とした半導体装置の製造方法を提供することを目的と
する。
場合の素子特性のバラツキを少なくし、歩留り向上を可
能とした半導体装置の製造方法を提供することを目的と
する。
［発明の構成］
（問題点を解決するための手段）
本発明は、直接接着法により得られた半導体基板の一方
の面からリンゲッタリングを施すことを特徴とする。
の面からリンゲッタリングを施すことを特徴とする。
（作用）
本発明によれば、接着基板の接着界面に残留する重金属
等の不純物が効果的に除去され、接着界面近傍でのキャ
リア寿命が向上し、且つ均一になる。また接着界面を通
して反対側の半導体層でも重金属やその他の不純物がブ
ックリングにより取り除かれ、キャリア寿命が向上する
ことが確認されている。従って本発明によれば、素子の
オン電圧等の特性が向上し、その特性のバラツキも少な
くなって歩留りが向上する。
等の不純物が効果的に除去され、接着界面近傍でのキャ
リア寿命が向上し、且つ均一になる。また接着界面を通
して反対側の半導体層でも重金属やその他の不純物がブ
ックリングにより取り除かれ、キャリア寿命が向上する
ことが確認されている。従って本発明によれば、素子の
オン電圧等の特性が向上し、その特性のバラツキも少な
くなって歩留りが向上する。
（実施例）
以下本発明の詳細な説明する。
第１図（ａ）〜（ｄ）は本発明を導電変調型ＭＯＳＦＥ
Ｔに適用した実施例の製造工程断面図である。先ず第１
図（ａ）に示すように、鏡面研磨されたｎ−型Ｓｉ基板
１１とｐ＋型３ｉ基板１４を用意する。ｐ＋型３ｉ基板
１４はドレイン領域として用いられ、ｎ−型基板１１は
ｎベース領域として用いられるものである。ｎ−型３ｉ
基板の鏡面研磨面には、ｎ＋型層１２およびｐ＋型１１
１３が拡散法等により形成されている。ｐ＋型層１３は
ｐ＋型基板１４と共にドレイン領域の一部をなし、また
ｎ＋型層１２はドレイン領域からｎベース層へのキャリ
ア注入を最適化するためのものである。この様な２枚の
基板の鏡面研磨面同士を、クリーンルーム等の清浄な雰
囲気下で第１図（ｂ）に示すように直接接着し、熱処理
を行って強固な接着基板を得る。１５が接着界面である
。
Ｔに適用した実施例の製造工程断面図である。先ず第１
図（ａ）に示すように、鏡面研磨されたｎ−型Ｓｉ基板
１１とｐ＋型３ｉ基板１４を用意する。ｐ＋型３ｉ基板
１４はドレイン領域として用いられ、ｎ−型基板１１は
ｎベース領域として用いられるものである。ｎ−型３ｉ
基板の鏡面研磨面には、ｎ＋型層１２およびｐ＋型１１
１３が拡散法等により形成されている。ｐ＋型層１３は
ｐ＋型基板１４と共にドレイン領域の一部をなし、また
ｎ＋型層１２はドレイン領域からｎベース層へのキャリ
ア注入を最適化するためのものである。この様な２枚の
基板の鏡面研磨面同士を、クリーンルーム等の清浄な雰
囲気下で第１図（ｂ）に示すように直接接着し、熱処理
を行って強固な接着基板を得る。１５が接着界面である
。
この後ｎ型基板１１側を所定のｎベース層厚みを得るた
めに破線で示すように一部除去し、鏡面研磨する。この
後第１図（Ｃ）に示すように、ｎ−型基板１１の表面に
熱酸化によるゲート絶縁膜１６を介して、５０００人の
多結晶シリコン躾に・よりゲート電極１７を形成し、ゲ
ート電極１７をマスクとしてＢイオン注入によりｐ型ベ
ース領域１８を形成し、更にドーズ１２Ｘ１０１ ”
／α２のＡＳイオン注入によりｎ＋型ソース領１１１９
を形成する。そしてソース領域１９が形成された側の基
板表面をＣＶＤ酸化１１１２０で覆って、基板裏面にＰ
ＯＣｌ２を拡散源としてリンをデポジットしてｎ＋型層
２１を形成して、いわゆるリンゲッタリングを行う。こ
のｎ＋型層２１の形成条件は例えば、９５０℃、１０分
とする。そしてｎ＋型層２１を除去して、第１図（ｄ）
に示すように酸化膜２０にコンタクトホールを開けてソ
ース領域１９とｐ型ベース領域１８に同時にコンタクト
するＡｆｉｌｌによるソース電極２２を形成し、基板裏
面にはＶ−Ｎ ｔ −ＡＵ躾によるドレイン電極２３を
形成して、導電変調型ＭＯＳＦＥＴが完成する。
めに破線で示すように一部除去し、鏡面研磨する。この
後第１図（Ｃ）に示すように、ｎ−型基板１１の表面に
熱酸化によるゲート絶縁膜１６を介して、５０００人の
多結晶シリコン躾に・よりゲート電極１７を形成し、ゲ
ート電極１７をマスクとしてＢイオン注入によりｐ型ベ
ース領域１８を形成し、更にドーズ１２Ｘ１０１ ”
／α２のＡＳイオン注入によりｎ＋型ソース領１１１９
を形成する。そしてソース領域１９が形成された側の基
板表面をＣＶＤ酸化１１１２０で覆って、基板裏面にＰ
ＯＣｌ２を拡散源としてリンをデポジットしてｎ＋型層
２１を形成して、いわゆるリンゲッタリングを行う。こ
のｎ＋型層２１の形成条件は例えば、９５０℃、１０分
とする。そしてｎ＋型層２１を除去して、第１図（ｄ）
に示すように酸化膜２０にコンタクトホールを開けてソ
ース領域１９とｐ型ベース領域１８に同時にコンタクト
するＡｆｉｌｌによるソース電極２２を形成し、基板裏
面にはＶ−Ｎ ｔ −ＡＵ躾によるドレイン電極２３を
形成して、導電変調型ＭＯＳＦＥＴが完成する。
第２図は、この実施例による導電変調型ＭＯＳＦＥＴ（
Ａ）と、リンゲッタリングを行わない他、実施例と同様
の条件で形成した導電変調型ＭＯＳＦＥＴ （Ｂ）のオ
ン電圧ＶＦの分布を示したものである。図から明らかな
ように、この実施例によりオン電圧のバラツキは非常に
小さくなっている。
Ａ）と、リンゲッタリングを行わない他、実施例と同様
の条件で形成した導電変調型ＭＯＳＦＥＴ （Ｂ）のオ
ン電圧ＶＦの分布を示したものである。図から明らかな
ように、この実施例によりオン電圧のバラツキは非常に
小さくなっている。
以上のようにこの実施例によれば、直接接着技術を利用
した半導体装置の製造において、リンゲッタリングを行
うことにより接着界面に在留する不純物を効果的に除去
して素子特性の大幅な向上を図ることができる。
した半導体装置の製造において、リンゲッタリングを行
うことにより接着界面に在留する不純物を効果的に除去
して素子特性の大幅な向上を図ることができる。
ところで上記実施例の場合、素子のソース領域側表面に
リンのデポジットを行うと、リンがソース領域を構成す
る不純物であるＡｓより深く拡散されてしまい、浅いソ
ース接合を得ることができなくなる。従って実施例のよ
うにソースｍ域側表面はリンゲッタリングの工程では絶
縁膜で覆っておくことが重要である。但し、リンゲッタ
リング工程は、表面を絶縁膜で覆って行えばよいのであ
って、基板接着工程の後何時でもよい。
リンのデポジットを行うと、リンがソース領域を構成す
る不純物であるＡｓより深く拡散されてしまい、浅いソ
ース接合を得ることができなくなる。従って実施例のよ
うにソースｍ域側表面はリンゲッタリングの工程では絶
縁膜で覆っておくことが重要である。但し、リンゲッタ
リング工程は、表面を絶縁膜で覆って行えばよいのであ
って、基板接着工程の後何時でもよい。
また実施例では導電変調型ＭＯＳＦＥＴを説明したが、
接着界面近傍のキャリア寿命が素子特性に大きい影響を
与える他のあらゆる素子に本発明を適用して効果が得ら
れる。
接着界面近傍のキャリア寿命が素子特性に大きい影響を
与える他のあらゆる素子に本発明を適用して効果が得ら
れる。
［発明の効果］
以上述べたように本発明によれば、直接接着技術を用い
る半導体装置の素子特性のバラツキを低減し、歩留り向
上を図ることができる。
る半導体装置の素子特性のバラツキを低減し、歩留り向
上を図ることができる。
第１図（ａ）〜（ｄ）は本発明を導電変調型ＭＯ３ＦＥ
Ｔに適用した実施例の製造工程を示す断面図、第２図は
実施例により得られた導電変調型ＭＯＳＦＥＴのオン電
圧のバラツキを従来例と比較して示す図である。 １１−ｎ−型３ｉ基板（ｎベース領域）、１２・・・ｎ
＋型層、１３・・・ｐ＋型層、１４・・・ｐ＋型３ｉ基
板（ドレイン領域）、１５・・・接着界面、１６・・・
ゲート絶縁膜、１７・・・ゲート電橋、１８・・・ｐ型
ベース領域、１９・・・ｎ＋型ソース領域、２０・・・
酸化膜、２１・・・ｎ＋型層（リンデポジット層）、２
２・・・ソース電極、２３・・・ドレイン電極。 出願人代理人 弁理士 鈴江武彦 （Ｑ） （ｂ） ＠１図
Ｔに適用した実施例の製造工程を示す断面図、第２図は
実施例により得られた導電変調型ＭＯＳＦＥＴのオン電
圧のバラツキを従来例と比較して示す図である。 １１−ｎ−型３ｉ基板（ｎベース領域）、１２・・・ｎ
＋型層、１３・・・ｐ＋型層、１４・・・ｐ＋型３ｉ基
板（ドレイン領域）、１５・・・接着界面、１６・・・
ゲート絶縁膜、１７・・・ゲート電橋、１８・・・ｐ型
ベース領域、１９・・・ｎ＋型ソース領域、２０・・・
酸化膜、２１・・・ｎ＋型層（リンデポジット層）、２
２・・・ソース電極、２３・・・ドレイン電極。 出願人代理人 弁理士 鈴江武彦 （Ｑ） （ｂ） ＠１図
Claims (2)
- （１）鏡面研磨された２枚の半導体基板の研磨面同士を
清浄な雰囲気下で直接接着して１枚の基板を得て、これ
に所望の素子を形成する方法において、接着基板の一方
の面にリンゲツタリングを施すことを特徴とする半導体
装置の製造方法。 - （２）前記素子は導電変調型ＭＯＳＦＥＴであって、前
記２枚の半導体基板の一方は第１導電型のドレイン領域
となる高不純物濃度の基板であり、他方の基板は第２導
電型のベース領域となる低不純物濃度の基板であり、こ
れらの基板を直接接着し、前記第２導電型のベース領域
表面にゲート絶縁膜を介してゲート電極を形成し、この
ゲート電極をマスクとして異なる不純物を順次ドープし
て第１導電型のベース領域およびこの中に第２導電型の
ソース領域を形成した後、ソース領域が形成された側の
基板表面を絶縁膜で覆つて前記第１導電型の高不純物濃
度の基板裏面にリンゲツタリングを施すようにした特許
請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065131A JPH07111973B2 (ja) | 1986-03-24 | 1986-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065131A JPH07111973B2 (ja) | 1986-03-24 | 1986-03-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62221122A true JPS62221122A (ja) | 1987-09-29 |
| JPH07111973B2 JPH07111973B2 (ja) | 1995-11-29 |
Family
ID=13278010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065131A Expired - Fee Related JPH07111973B2 (ja) | 1986-03-24 | 1986-03-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111973B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192338A (ja) * | 1990-11-22 | 1992-07-10 | Toshiba Corp | 絶縁ゲート電界効果トランジスタ |
| JPH11168210A (ja) * | 1997-12-04 | 1999-06-22 | Denso Corp | 半導体装置の製造方法 |
| WO2007096996A1 (ja) * | 2006-02-24 | 2007-08-30 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674939A (en) * | 1979-11-22 | 1981-06-20 | Toshiba Corp | Preparation method of semiconductor integrated circuit |
-
1986
- 1986-03-24 JP JP61065131A patent/JPH07111973B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674939A (en) * | 1979-11-22 | 1981-06-20 | Toshiba Corp | Preparation method of semiconductor integrated circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192338A (ja) * | 1990-11-22 | 1992-07-10 | Toshiba Corp | 絶縁ゲート電界効果トランジスタ |
| JPH11168210A (ja) * | 1997-12-04 | 1999-06-22 | Denso Corp | 半導体装置の製造方法 |
| WO2007096996A1 (ja) * | 2006-02-24 | 2007-08-30 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置及びその製造方法 |
| US8329563B2 (en) | 2006-02-24 | 2012-12-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a gettering layer and manufacturing method therefor |
| JP5151975B2 (ja) * | 2006-02-24 | 2013-02-27 | 三菱電機株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07111973B2 (ja) | 1995-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |