WO2007096996A1 - 半導体装置及びその製造方法 - Google Patents

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gettering layer
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dissolved oxygen
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Tadaharu Minato
Hidekazu Yamamoto
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Mitsubishi Denki Kabushiki Kaisha
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device using a high resistivity silicon substrate which is a power semiconductor element material and a manufacturing method thereof.
  • the (Floating Zone) method is widely used. Silicon wafers manufactured by these methods are used for manufacturing various semiconductor devices.
  • oxygen is taken into the wafer by a high-temperature oxidative diffusion process. These oxygens remain inside the wafer as dissolved oxygen.
  • the dissolved oxygen is thermally donated in the low-temperature heat treatment process of the semiconductor device manufacturing process, and changes the resistivity of the silicon substrate. Therefore, it is desirable to minimize the dissolution of oxygen into the silicon substrate during the wafer processing and the semiconductor device manufacturing process (see, for example, Patent Document 1).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2005-145744
  • the present invention has been made to solve the above-described problems. Even if the dissolved oxygen concentration in the silicon wafer is high to some extent before the device manufacturing process is started, good element characteristics are obtained. The object is to suppress variation in the characteristics of the element while obtaining it.
  • a semiconductor device includes a silicon substrate having a first surface and a second surface, formed by a floating zone method or a magnetic field pulling method, and the first surface.
  • a method of manufacturing a semiconductor device includes a first surface and a second surface, and the second surface of a silicon substrate formed by a floating zone method or a magnetic field application pulling method, A step of forming a gettering layer that captures dissolved oxygen or residual metal in the silicon substrate; a step of heat-treating the silicon substrate; and a step of removing at least a part of the gettering layer.
  • FIG. 1 shows a method for manufacturing a semiconductor device according to a first embodiment.
  • FIG. 2 is a diagram showing the concept of gettering of metals and dissolved oxygen.
  • FIG. 3 shows a method for manufacturing a semiconductor device according to the second embodiment.
  • FIG. 4 shows a method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 5 shows a method for manufacturing a semiconductor device according to the fourth embodiment.
  • FIG. 6 shows a method for manufacturing a semiconductor device according to the fifth embodiment.
  • FIG. 7 is a view showing a modification of the method for manufacturing a semiconductor device according to the fifth embodiment.
  • FIG. 8 is a view showing a modification of the semiconductor device according to the first to fifth embodiments.
  • FIG. 9 is a view showing a modification of the semiconductor device according to the first to fifth embodiments. Explanation of symbols
  • the semiconductor device used here is manufactured by the floating zone method (Floating Zone method; hereinafter referred to as “FZ method”) or the magnetic field applied Czochralski (hereinafter referred to as “MCZ method” t). It is formed using a silicon substrate (silicon wafer).
  • FZ method floating Zone method
  • MCZ method magnetic field applied Czochralski
  • the silicon substrate has a first surface (first main surface) and a second surface (second main surface), and an element such as a transistor is formed on the first main surface side after the device manufacturing process. It is formed. An n-type impurity is added to this silicon substrate. In addition, this substrate contains a predetermined concentration of dissolved oxygen.
  • a silicon oxide film 2 is formed on the first main surface of the silicon substrate 1.
  • phosphorus is diffused into the second main surface of the silicon substrate 1, thereby The impurity layer 3 is formed. Further, this impurity layer is heat-treated. In this manner, the gettering layer 3a is formed on the second main surface of the silicon substrate 1 as shown in FIG.
  • the force gettering layer 3a described later can capture dissolved oxygen or residual metal in the silicon substrate 1.
  • phosphine As a method for diffusing phosphorus, phosphine (PH) is used as a gas source.
  • BP phosphorous boron
  • the impurity layer 3 may be formed by phosphorus ion implantation. By forming the impurity layer 3 by diffusion of phosphorus or ion implantation of phosphorus, the gettering layer 3a can have a desired concentration profile.
  • the oxidation rate of a region containing phosphorus at a high concentration is higher than that of a region not containing phosphorus. This rate depends on the oxidation conditions, but when the phosphorus concentration is 1 ⁇ 10 18 at oms / cm 2 or more, accelerated acidification occurs, and the oxidation rate becomes 3 to 5 times. When the phosphorus concentration is IX 10 19 atoms / cm 2 or more, the oxidation rate can increase by an order of magnitude or more.
  • the number of atoms in the solid in lcm -3 of the silicon oxide film is about 5 X 10 22 (atoms / cm 3 ), of which about 1.5 X 10 22 (atoms / cm 3 ).
  • X 10 22 atoms / cm 3
  • the impurities contained in the gettering layer 3a are not limited to phosphorus, and may be other n-type impurities such as arsenic and antimony. Further, p-type impurities such as boron, aluminum, and gallium may be used. Furthermore, the impurities contained in the gettering layer 3a may be Group 4 elements such as silicon, germanium, and carbon, or neutral elements such as argon and helium.
  • a gettering layer can be formed by diffusing the above-described impurities into the silicon substrate 1. Further, the above-described impurities may be ion-implanted into the silicon substrate 1, and the silicon substrate may be heat-treated. A gettering layer can also be formed by this method.
  • a p-type diffusion layer 4 is formed as a first conductive region on the first main surface of the silicon substrate 1.
  • a thermal diffusion process is performed.
  • dissolved oxygen in the silicon substrate 1 is captured by the gettering layer 3a.
  • the concentration of dissolved oxygen in the silicon substrate 1 can be reduced.
  • the silicon substrate 1 is heat-treated to perform the gettering of the dissolved oxygen.
  • dissolved oxygen contained in the silicon substrate 1 is captured by the gettering layer 3a.
  • the concentration of dissolved oxygen contained in the silicon substrate 1 can be reduced.
  • not only dissolved oxygen contained in the silicon substrate 1 but also residual metals in the silicon substrate 1 are captured by the gettering layer 3a.
  • a trench gate structure for example, an insulated gate bipolar transistor (hereinafter referred to as “IGBT”) gate is formed on the first main surface of the silicon substrate 1.
  • 5 First electrode
  • a metal wiring 6 made of A1 or the like is formed on the first main surface of the silicon substrate 1.
  • the gettering layer 3a contains phosphorus. Phosphorus has the property of aggregating metals by diffusive transport in solids. For this reason, even when heavy metal such as Fe has diffused into the silicon substrate 1, the gettering layer 3a can capture the heavy metal. As a result, it is possible to prevent the carrier life of current carriers (holes and electrons) in the silicon substrate 1 from being shortened. In addition, the leakage current when maintaining the withstand voltage can be kept small.
  • the second main surface of the silicon substrate 1 is mechanically ground to remove a portion below the dotted line 7 of the silicon substrate 1.
  • all the gettering layers 3a are removed, and the structure shown in FIG. 1 (f) is obtained.
  • the step of removing the gettering layer 3a may be removed by a chemical method such as dry etching or wet etching. At this time
  • a trace portion (not shown) remains after the gettering layer 3a is removed.
  • the concentration of heavy metals and dissolved oxygen contained in the silicon substrate 1 can be reduced. This can prevent an increase in junction leakage current due to heavy metals in the silicon substrate. In addition, fluctuations in resistivity of the silicon substrate 1 due to dissolved oxygen can be suppressed.
  • an n-type buffer layer containing an n-type impurity is formed on the second main surface of the silicon substrate 1 so as to cover a trace portion obtained by removing the gettering layer 3a.
  • Form 8. For example, it is formed by phosphorus ion implantation and heat treatment.
  • a p-type collector layer 9 containing a p-type impurity is formed as a second conductive region so as to cover the n-type buffer layer 8. For example, it is formed by boron ion implantation and heat treatment.
  • the silicon substrate 1 is heat-treated so that dissolved oxygen and residual metal contained in the silicon substrate 1 are captured by the gettering layer 3a. Thereafter, metal wiring (aluminum wiring) 6 was formed, and the gettering layer 3a was removed. Thereafter, a second conductive region (p-type collector layer 9) was formed.
  • the step of heat-treating the silicon substrate 1 and the gettering layer 3 Between the step of removing a, the step of forming the metal wiring 6 on the first main surface of the silicon substrate 1 was performed. Further, after the step of removing the gettering layer 3a, the second conductive region is formed on the second main surface of the silicon substrate 1. In the step of forming the second conductive region, an impurity layer is formed on the second main surface side of the silicon substrate 1 by ion implantation or the like, and then the temperature is lower than the melting point of the metal wiring (aluminum wiring) 6 (300 ° C. The impurity layer is activated by performing heat treatment ( ⁇ 450 ° C.).
  • the silicon substrate 1 having the first surface (first main surface) and the second surface (second main surface) and formed by the FZ method or the MCZ method, 1 First conductive region (P-type diffusion layer 4) provided on the main surface and at least a part of the gettering layer provided on the second main surface and capturing dissolved oxygen or residual metal in the silicon substrate 1
  • P-type diffusion layer 4 1 First conductive region provided on the main surface and at least a part of the gettering layer provided on the second main surface and capturing dissolved oxygen or residual metal in the silicon substrate 1
  • a second conductive region (p-type collector layer 9) that covers the trace portion is provided on the second main surface of the semiconductor device. That is, the structure shown in FIG. 1 (g) is a vertical device structure composed of a first conductive region (p-type diffusion layer 4), a silicon substrate 1, and a second conductive region (p-type collector layer 9). .
  • the carrier lifetime of the trace portion described above is shorter than the carrier lifetime of the portion other than the trace portion of the silicon substrate 1. Specifically, the carrier life of the trace portion is less than one tenth of the carrier life of the portion other than the trace portion of the silicon substrate 1. This trace portion can be used as a local carrier lifetime control layer in the silicon substrate 1.
  • a gettering layer 3a is formed on the second main surface of the silicon substrate 1 (left side of FIG. 2A).
  • the gettering layer 3a aggregates and captures (getters) the heavy metal 10 by diffusion transport, as shown in FIG. 2 (a).
  • dissolved oxygen in silicon substrate 1 is gettering layer. Segregates on the surface of 3a.
  • the silicon oxide film 3b is formed on the surface of the gettering layer 3a. In this way, the heavy metal and dissolved oxygen gas in the silicon substrate is obtained. The scattering is performed.
  • the manufacturing cost can be reduced.
  • the degree of freedom of application of the silicon substrate can be increased by controlling the dissolved oxygen concentration in the device manufacturing process. In other words, even if the dissolved oxygen concentration in the silicon wafer is high to some extent before starting the device manufacturing process, good device characteristics can be obtained according to the device application, and variation in device characteristics can be suppressed. It is out.
  • the gettering layer 3a is formed after the start of the device manufacturing process.
  • the gettering layer may be formed before the start of the device manufacturing process, and after the dissolved oxygen is captured, the gettering layer may be removed. This makes it possible to reduce the dissolved oxygen concentration in advance before the start of the device manufacturing process.
  • a gate 5 having a trench gate structure is formed on the first main surface side of the silicon substrate 1, and the n-type buffer layer 8 and the p-type are formed on the second main surface side of the silicon substrate 1.
  • An example of forming the LPT (Light Punch Through) structure of the collector layer 9 was shown.
  • a structure such as FS (Field Stop) and SPT (Soft Punch Throug h) similar to the LPT structure may be formed in addition to the LPT structure.
  • an IEGT Injection Enhanced Gate Transistor
  • a planar gate structure, or the like may be formed on the first main surface side of the silicon substrate 1 instead of the trench gate structure shown in FIG.
  • a junction type thyristor In addition to the MOS gate structure, a junction type thyristor, a GTO (Gate Turn-Off) thyristor, a GCT (Gate Commutated Turn-off), or a SITh (Static Induction Thyristor) structure may be used. Also, it can have a control electrode! /, Or a simple diode structure!
  • phosphorus is used as an impurity used when forming the gettering layer 3a.
  • other elements may be used as long as they are impurities having a gettering effect on dissolved oxygen.
  • the force p-type silicon substrate shown in the example using the n-type silicon substrate may be used, and all other conductivity types of p and n may be reversed.
  • an intrinsic semiconductor (not including n-type or p-type impurities) power may be used as the silicon substrate.
  • a method for manufacturing a semiconductor device according to the present embodiment will be described with reference to FIG. Here, the points different from the first embodiment will be mainly described.
  • the process force for forming the silicon oxide film on the first main surface of the silicon substrate 1 is the same as that for forming the metal wiring 6 (FIGS. 3A to 3D). Step) is performed in the same manner as in the first embodiment.
  • the second main surface of the silicon substrate 1 is mechanically ground to remove the portion below the dotted line 7 of the silicon substrate 1.
  • a part of the gettering layer 3a is removed to leave a gettering layer having a predetermined thickness.
  • the structure shown in FIG. 3 (f) is obtained.
  • a p-type collector layer 9 containing a p-type impurity is formed on the second main surface of the silicon substrate 1 so as to cover the remaining gettering layer 3a.
  • boron is ion-implanted into the second main surface of the silicon substrate 1 to perform heat treatment.
  • the gettering layer 3a is removed so that the gettering layer 3a has a predetermined thickness. That is, in the first embodiment, the force for removing all of the gettering layer 3a In the second embodiment, only a part of the gettering layer 3a is removed. As a result, the step of forming n-type buffer layer 8 shown in the first embodiment can be omitted. Therefore, in addition to the effects of the first embodiment, the number of steps can be reduced.
  • the gettering 3a is removed after the metal wiring 6 is formed.
  • the gettering layer 3a is removed and the n-type buffer layer 8 and the p-type collector layer 9 are formed, and then the metal wiring 6 is formed.
  • the process force for forming the silicon oxide film 2 on the first main surface of the silicon substrate 1 and the process up to the formation of the gate 5 are the same as in the first embodiment. Do the same.
  • Fig. 4 (e ) The second main surface of the silicon substrate 1 is mechanically ground to completely remove the gettering layer 3a.
  • FIG. 4 (f) the structure shown in FIG. 4 (f) is obtained.
  • FIG. 4G an n-type buffer layer 8 and a p-type collector layer 9 are sequentially formed on the second main surface of the silicon substrate 1. These layers are formed by ion implantation and heat treatment, respectively. Further, a metal wiring 6 such as A1 is formed on the gate 5.
  • the n-type buffer layer 8 and the p-type collector layer 9 are formed after removing all the gettering layers 3a.
  • the gettering layer 3a is partially removed, the p-type collector layer 9 is formed so as to cover the remaining gettering layer 3a, and then the metal wiring 6 is formed. It ’s okay.
  • the first Metal wiring 6 was formed on the main surface.
  • the metal wiring 6 is formed on the first main surface of the silicon substrate 1. did. Thereby, the metal wiring 6 can be formed after the heat treatment for forming the p-type collector layer 9. For this reason, it is possible to prevent the metal wiring 6 from being subjected to high-temperature heat treatment. Therefore, in addition to the effects of the first and second embodiments, the device characteristics can be kept good.
  • a heat treatment is applied before or after forming a contact hole in which a high breakdown voltage IGBT or the like of 2500 V or more is formed and the substrate is sufficiently thick after grinding the second main surface of the silicon substrate. Can be applied when
  • the device characteristics can be kept good.
  • a method for manufacturing a semiconductor device will be described with reference to FIG.
  • a device manufacturing process is performed using a silicon substrate manufactured in advance by the FZ method or the MCZ method has been described.
  • a gettering layer is formed on one surface of a silicon substrate before starting a device manufacturing process.
  • a silicon ingot formed by the FZ method or the MCZ method is cut to form a wafer 12 having a predetermined thickness.
  • the wafer has surfaces 14a and 14b.
  • high-concentration phosphorus is diffused on these surfaces, and an impurity layer 3 is formed on each surface.
  • These impurity layers may be formed by phosphorus ion implantation.
  • a silicon oxide film containing phosphorus PSG; Phospho Silicate Glass
  • the impurity layer 3 is heat-treated at a high temperature to diffuse the impurities (phosphorus).
  • gettering layers 3a are formed on the surfaces 14a and 14b of the wafer 12, that is, on both surfaces of the wafer 12, respectively.
  • These gettering layers are layers having a gettering effect with respect to dissolved oxygen in the heavy metal as in the first to third embodiments. These gettering layers are formed in a state where the solid solubility limit with respect to the silicon substrate is maintained.
  • the wafer 12 is cut along a plane perpendicular to the thickness direction and divided into two wafers.
  • a wafer 12a having the gettering layer 3a on the surface 14a and a wafer 14b having the gettering layer 3a on the surface 14b are formed.
  • the surfaces 14c and 14d formed by cutting are mirror-finished. These surfaces can be used as the first main surface of the silicon substrate for forming a MOS gate element or the like.
  • the gettering layer By forming the gettering layer as described above, the gettering layer can be simultaneously formed on the two wafers 12a and 12b. This makes it possible to halve the number of processed wafers in the process of forming the gettering layer as compared with the first to third embodiments.
  • gettering is performed on both surfaces of a wafer having a predetermined thickness formed by the FZ method or the MCZ method.
  • a wafering layer is formed, and the wafer is divided into two parts in a plane perpendicular to the thickness direction so as to obtain a silicon substrate having a gettering layer formed on one main surface side.
  • elements such as MOS gates are formed in the same manner as in the first to third embodiments using the surface 14c of the wafer 12a and the surface 14d of the wafer 12b as the first main surface.
  • Other configurations are the same as those in the first to third embodiments.
  • a protective film such as a silicon oxide film may be formed on the surfaces of the surfaces 14 a and 14 b before the above-described step of forming the impurity layer (see FIG. 5B). good.
  • phosphorus is used as an impurity contained in the gettering layer.
  • an n-type impurity other than phosphorus, a p-type impurity, or the like may be used as long as it has a gettering effect for capturing heavy metals and dissolved oxygen.
  • the number of processed wafers in the process of forming the gettering layer can be reduced. Therefore, the manufacturing cost can be reduced.
  • a method of manufacturing the semiconductor device according to the present embodiment, particularly a PIN (Positive Intrinsic Negative) diode, will be described with reference to FIG.
  • the steps from the step of forming the silicon oxide film 2 on the first main surface of the silicon substrate 1 to the step of forming the gettering layer 3a on the second main surface of the silicon substrate 1 are performed in the same manner as in the first embodiment (see FIGS. 1A to 1C).
  • the gettering layer 3a has a gettering effect for capturing dissolved oxygen or heavy metals in the silicon substrate.
  • a p-type impurity layer is formed on the first main surface of the silicon substrate 1 by boron ion implantation or the like, and heat treatment is performed.
  • a p-type anode electrode 14 is formed on the first main surface of the silicon substrate 1 as shown in FIG. 6 (d).
  • the second main surface of the silicon substrate 1 is mechanically ground to remove a portion below the dotted line 7 of the silicon substrate 1. As a result, all the gettering layers 3a are removed, and the structure shown in FIG. 6 (f) is obtained.
  • an n-type impurity layer is formed on the second main surface of the silicon substrate 1. For example, it is formed by phosphorus ion implantation. Next, this impurity layer is heat-treated. As a result, an n-type force sword electrode 15 is formed on the second main surface of the silicon substrate 1 as shown in FIG. 6 (g).
  • gettering layer 3 a is formed on the second main surface of silicon substrate 1, and after removing this layer, n-type force sword electrode 15 is formed on the second main surface of silicon substrate 1.
  • ⁇ control control
  • This control is equivalent to reducing the carrier lifetime of the ⁇ -type buffer layer 8 of the IGBT shown in the first to fourth embodiments.
  • a ⁇ -type anode electrode 14 is provided on the first main surface of the silicon substrate 1, and a ⁇ -type force sword electrode 15 is provided on the second main surface of the silicon substrate 1.
  • Structure. This structure is a vertical diode structure comprising an anode electrode 14, a silicon substrate 1, and a force sword electrode 15.
  • the carrier life on the side of the force sword electrode 15 can be shortened by one digit or more than other regions. That is, in addition to the effects obtained in Embodiments 1 to 4, local carrier lifetime control ( ⁇ control) can be performed.
  • ⁇ control local carrier lifetime control
  • a silicon oxide film 2 is formed on the first main surface of the silicon substrate 1.
  • a p-type impurity layer is formed on the first main surface of the silicon substrate 1 and the silicon oxide film 2 is removed.
  • the impurity layer 3 is heat-treated to form a gettering layer 3a on the first main surface of the silicon substrate 1, as shown in FIG. 7 (c).
  • the silicon substrate 1 is heat-treated. As a result, dissolved oxygen and residual metals in the silicon substrate 1 are captured by the gettering layer 3a.
  • FIG. 7 (d) the portion above the dotted line 7 of the silicon substrate 1 is removed by grinding or the like. As a result, the gettering layer 3a is removed, and the structure shown in FIG. 7 (e) is obtained.
  • FIG. 7 (f) a p-type impurity layer is formed on the first main surface of the silicon substrate 1, and heat treatment is performed to form the anode electrode 14. At this time, a pn junction having a breakdown voltage equal to or higher than a predetermined value is formed between the anode electrode 14 and the silicon substrate 1.
  • silico An n-type impurity layer is formed on the second main surface of the silicon substrate 1, and heat treatment is performed to form a force sword electrode. As a result, a vertical device structure including the anode electrode 14, the silicon substrate 1, and the force sword electrode 15 is formed. A main current passing through the silicon substrate 1 flows between the anode electrode 14 and the force sword electrode 15.
  • the manufacturing method of the modified example first, the first main surface of the silicon substrate 1 having the first main surface and the second main surface and formed by the FZ method or the MCZ method is placed on the silicon substrate 1 in the silicon substrate 1. A gettering layer for capturing dissolved oxygen or residual metal is formed. Next, the silicon substrate 1 is heat-treated, and gettering for capturing dissolved oxygen or the residual metal in the silicon substrate 1 is performed. Next, after removing the gettering layer, a first conductive type first conductive region is formed on the first main surface of the silicon substrate 1, and a second conductive type is formed on the second main surface of the silicon substrate 1. The process of forming the second conductive region is performed.
  • the silicon substrate 1 having the first main surface and the second main surface and formed by the FZ method or the MCZ method, and the dissolved oxygen in the silicon substrate 1 provided on the first main surface Alternatively, a trace portion including a trace obtained by removing a gettering layer for capturing residual metal, a first conductive region of a first conductivity type provided on the first main surface and covering the trace portion, and a second conductive surface It is possible to obtain a semiconductor device that includes the second conductive region of the second conductivity type provided, and through which the main current passes between the first main surface and the second surface.
  • a gate structure such as an IGBT is formed on the first main surface of the silicon substrate 1. It may be possible to form a structure.
  • the structural examples in which the p-type diffusion layer 4 is provided on the first main surface side of the silicon substrate 1 containing n-type impurities are shown.
  • an n-type impurity layer 16 having an n-type impurity concentration higher than that of the silicon substrate 1 may be provided below the p-type diffusion layer 4.
  • the n-type buffer layer may not be provided on the second main surface side of the silicon substrate 1, and a structure may be used.

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Abstract

デバイス製造工程の開始後に、シリコン基板１の裏面にゲッタリング層３ａを形成する。その後、シリコン基板１の主面にＭＯＳ構造のゲート５を形成し、ゲッタリング層３ａを除去する。上記製造方法により、ＭＯＳ構造のゲート構造を形成する際に、シリコン基板１の中に含まれる溶存酸素がゲッタリング層３ａに捕捉され、シリコン基板１の溶存酸素濃度を低下させる。これにより、シリコン基板１の溶存酸素濃度を低下させ、良好な素子特性を得ることができる。

Description

半導体装置及びその製造方法
技術分野
[0001] 本発明は、半導体装置及びその製造方法に関し、特に、電力半導体素子材料で ある高抵抗率のシリコン基板を用いた半導体装置及びその製造方法に関するもので ある。
背景技術
[0002] シリコンウェハの加工技術として、 MCZ(Magnetic field applied Czochralski)法、 FZ
(Floating Zone)法が広く用いられている。これらの方法により製造されたシリコンゥヱ ハは、種々の半導体デバイスの製造に用いられる。
[0003] 上記シリコンウェハの加工や、半導体デバイスの製造工程では、高温の酸化拡散 工程により、ウェハ内部に酸素が取り込まれる。これらの酸素は溶存酸素としてウェハ の内部に残留する。
[0004] 上記溶存酸素は、半導体デバイス製造工程の低温の熱処理工程でサーマルドナ 一化し、シリコン基板の抵抗率を変化させる。従って、上記ウェハ加工時や半導体デ バイス製造工程では、シリコン基板への酸素の溶け込みを最小限に抑えることが望ま しい (例えば、特許文献 1参照)。
[0005] 特許文献 1 :日本特開 2005— 145744号公報
発明の開示
発明が解決しょうとする課題
[0006] 上記シリコンウェハの加工時に酸素濃度を下げるためには、ウェハ加工の工程が煩 雑となり、製造コストが増加する。従って、製造コストの上昇を避けるためには、ウェハ 加工後（デバイス製造工程の開始前）にウェハの溶存酸素濃度がある程度高くても、 良好な素子特性が得られ、特性ばらつきを抑えられる素子構造や製造方法が必要 である。
[0007] 本発明は、上記課題を解決するためになされたもので、デバイスの製造工程を開 始する前にシリコンウェハ中の溶存酸素濃度がある程度高くても、良好な素子特性を 得つつ、素子の特性ばらつきを抑えることを目的とする。
課題を解決するための手段
[0008] 本発明に係る半導体装置は、第 1の面及び第 2の面を有し、浮遊帯法又は磁場印 カロ引き上げ法により形成されたシリコン基板と、前記第 1の面に設けられた第 1導電 領域と、前記第 2の面に設けられ、前記シリコン基板中の溶存酸素又は残留金属を 捕捉するゲッタリング層の少なくとも一部が切除された痕跡を含む痕跡部位とを備え たことを特徴とする。
[0009] 本発明に係る半導体装置の製造方法は、第 1の面及び第 2の面を有し、浮遊帯法 又は磁場印加引き上げ法により形成されたシリコン基板の前記第 2の面に、前記シリ コン基板中の溶存酸素又は残留金属を捕捉するゲッタリング層を形成する工程と、 前記シリコン基板を熱処理する工程と、前記ゲッタリング層の少なくとも一部を除去す る工程とを備えたことを特徴とする。また、本発明のその他の特徴については、以下 において詳細に説明する。 発明の効果
[0010] 本発明によれば、デバイス製造に用いるシリコンウェハ中の溶存酸素濃度がある程 度高い場合であっても、良好な素子特性が得られ、素子の特性ばらつきを抑えること ができる。
図面の簡単な説明
[0011] [図 1]実施の形態 1に係る半導体装置の製造方法を示す図。
[図 2]金属、溶存酸素のゲッタリングの概念を示す図。
[図 3]実施の形態 2に係る半導体装置の製造方法を示す図。
[図 4]実施の形態 3に係る半導体装置の製造方法を示す図。
[図 5]実施の形態 4に係る半導体装置の製造方法を示す図。
[図 6]実施の形態 5に係る半導体装置の製造方法を示す図。
[図 7]実施の形態 5に係る半導体装置の製造方法の変形例を示す図。
[図 8]実施の形態 1〜5に係る半導体装置の変形例を示す図。
[図 9]実施の形態 1〜5に係る半導体装置の変形例を示す図。 符号の説明
[0012] 1 シリコン基板
3a ゲッタリング層
5 ゲート
6 金属配線
8 n型バッファ層
9 p型コレクタ層
10 重金属
11 溶存酸素
12 ウェハ
14 アノード電極
15 力ソード電極
16 n型不純物層
発明を実施するための最良の形態
[0013] 以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図に おいて同一または相当する部分には同一符号を付して、その説明を簡略ィ匕ないし省 略する。
[0014] 実施の形態 1.
本実施の形態に係る半導体装置及びその製造方法について、図 1を参照しながら 説明する。ここで用いられる半導体装置は、浮遊帯法 (Floating Zone法;以下、「FZ 法」という）、または磁場印加引き上げ法（Magnetic field applied Czochralski ;以下、「 MCZ法」 t 、う）により製造されたシリコン基板 (シリコンウエノ、）を用いて形成される。
[0015] 上記シリコン基板は第 1の面 (第 1主面)及び第 2の面 (第 2主面)を有し、デバイス の製造工程を経て、第 1主面側にトランジスタ等の素子が形成される。このシリコン基 板には、 n型不純物が添加されている。また、この基板中には、所定濃度の溶存酸素 が含まれている。
[0016] まず、図 1 (a)に示すように、シリコン基板 1の第 1主面にシリコン酸ィ匕膜 2を形成す る。次に、図 1 (b)に示すように、シリコン基板 1の第 2主面にリンを拡散させ、高濃度 の不純物層 3を形成する。さらに、この不純物層を熱処理する。このようにして、図 1 ( c)に示すように、シリコン基板 1の第 2主面にゲッタリング層 3aを形成する。後述する 力 ゲッタリング層 3aは、シリコン基板 1中の溶存酸素又は残留金属を捕捉することが できる。
[0017] 上記燐を拡散させる方法として、ホスフィン (PH )をガスソースとして拡散を行う方
3
法が挙げられる。この他に、液体ソースであるォキシ塩ィ匕燐 (POC1 )からの蒸気を使
3
う方法、固体ソースである燐ィ匕硼素 (BP)をシリコン基板 1と同時に拡散炉に入れる方 法などがある。
[0018] 上記不純物層 3は、燐のイオン注入により形成しても良い。不純物層 3を燐の拡散 又は燐のイオン注入により形成することにより、ゲッタリング層 3aを所望の濃度プロフ アイルにできる。
[0019] ここで、燐を不純物として用いた場合のゲッタリング層について説明する。燐を含む シリコン基板を酸化する場合、燐を高濃度に含む領域の酸化速度は、燐を含まない 領域と比較して大きい。この速度は酸化条件にも依存するが、燐濃度が、 l X 1018at oms/cm2以上である場合には増速酸ィ匕が起こり、酸化速度は 3〜5倍となる。燐濃度 が I X 1019atoms/cm2以上である場合には、酸ィ匕速度は 1桁以上増加し得る。
[0020] このような増速酸ィ匕が起こる場合、酸化に必要な大部分の酸素はシリコン基板の外 部から取り込まれる。このとき、シリコン基板中の溶存酸素の一部も消費される。これ により、ゲッタリング層 3aを形成した後に上記増速酸ィ匕が起こると、シリコン基板中の 溶存酸素がゲッタリング層 3aに捕捉 (ゲッタリング)される。
[0021] シリコン酸化膜の lcm-3中の固体中の原子数は、約 5 X 1022 (atoms/cm3)であり、 そのうち酸素の原子数は約 1. 5 X 1022 (atoms/cm3)である。従って、例えば: m(l X 10_4cm)のシリコン酸ィ匕膜が形成される場合、消費される酸素濃度をドーズ換算 すれば、 1. 5 X 1022 (atoms/cm3) X 1 X 10"4 (cm) = 1. 5 X 1018 (atoms/cm2)程度 である。
[0022] 上述の増速酸ィ匕が生じるとき、酸ィ匕に必要な酸素の 1〜10%がシリコン基板中の 溶存酸素から供給されると仮定すると、消費される溶存酸素はドーズ換算で 1. 5 X 1 016〜1. 5 X 1017 (atoms/cm2)である。シリコン基板の厚さを 100 m (l X 10_2cm)と すると、上記濃度をシリコン基板の厚さで割って、シリコン基板中の 1. 5 X 1018〜1. 5 X 1019 (atoms/cm3)の溶存酸素がゲッタリングされ得ることとなる。
[0023] 上述したゲッタリング層 3aには、燐を不純物として用いた例を示した。しかし、上記 ゲッタリング層 3aに含まれる不純物は、燐に限られず、砒素やアンチモンなど、他の n型の不純物であっても良い。また、硼素、アルミニウム、ガリウムなどの p型の不純物 であっても良い。さらに、ゲッタリング層 3aに含まれる不純物として、珪素、ゲルマニウ ム、炭素などの 4族元素や、アルゴンやヘリウムなどの中性元素などであっても良い。
[0024] 上述した不純物をシリコン基板 1に拡散させることにより、ゲッタリング層を形成する ことができる。また、上述した不純物をシリコン基板 1にイオン注入し、シリコン基板を 熱処理して形成するようにしても良い。この方法によっても、ゲッタリング層を形成する ことができる。
[0025] 次に、図 1 (d)に示すように、シリコン基板 1の第 1主面に、第 1導電領域として、 p型 拡散層 4を形成する。これらの拡散層を形成する際には、熱拡散工程が行われる。こ のとき、上述した増速酸ィ匕が生じると、シリコン基板 1中の溶存酸素がゲッタリング層 3 aに捕捉される。これにより、シリコン基板 1中の溶存酸素の濃度を低下させることがで きる。
[0026] すなわち、シリコン基板 1の第 2主面にゲッタリング層 3aを形成した後に、シリコン基 板 1を熱処理することにより、上記溶存酸素のゲッタリングが行われる。この結果、シリ コン基板 1に含まれる溶存酸素がゲッタリング層 3aに捕捉される。これにより、シリコン 基板 1に含まれる溶存酸素の濃度を低下させることができる。また、シリコン基板 1に 含まれる溶存酸素のみならず、シリコン基板 1中の残留金属をゲッタリング層 3aに捕 捉することちでさる。
[0027] 次に、図 1 (d)に示すように、シリコン基板 1の第 1主面に、トレンチゲート構造、例え ば絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor,以下「IGBT 」という）のゲート 5 (第 1電極)を形成する。さらに、シリコン基板 1の第 1主面上に、 A1 などからなる金属配線 6を形成する。ここで、ウエノ、メーカーでのウェハ製造工程中や 、デバイスの製造工程中において、各種の材料純度が低力つたり、偶発的に、シリコ ン基板 1中に Feなどの重金属が拡散してしまう場合がある。このような金属は、シリコ ン基板 1の結晶欠陥の発生核や、半導体のバンドギャップのキャリアトラップ準位とな り、素子特性を劣化させる。
[0028] 上述したように、ゲッタリング層 3aには燐が含まれている。燐は、固体中の拡散輸送 により金属を凝集させる性質を有している。このため、 Feなどの重金属がシリコン基 板 1中に拡散してしまっている場合であっても、ゲッタリング層 3aが重金属を捕捉する ことができる。この結果、シリコン基板 1中の電流キャリア (正孔及び電子）のキャリア 寿命が短くなることを防止できる。また、耐圧保持時のリーク電流を小さく抑えることが できる。
[0029] 次に、図 1 (e)に示すようにシリコン基板 1の第 2主面を機械的に研削して、シリコン 基板 1の点線 7よりも下側の部分を除去する。この結果、ゲッタリング層 3aが全て除去 され、図 1 (f)に示す構造が得られる。上記ゲッタリング層 3aを除去する工程は、ドラ ィエッチングやウエットエッチングなどの化学的な方法により除去しても良い。このとき
、シリコン基板 1の第 2主面側には、ゲッタリング層 3aを切除した後の痕跡部位（図示 しない）が残留する。
[0030] 上述したゲッタリング層 3aの除去により、シリコン基板 1に含まれる重金属、溶存酸 素の濃度を低減させることができる。これにより、シリコン基板中の重金属に起因する 接合リーク電流増加を防止できる。また、溶存酸素によるシリコン基板 1の抵抗率の 変動を抑制できる。
[0031] 次に、図 1 (g)に示すように、シリコン基板 1の第 2主面に、ゲッタリング層 3aを切除 した痕跡部位を覆うように、 n型の不純物を含む n型バッファ層 8を形成する。例えば 、燐のイオン注入および熱処理により形成する。さらに n型バッファ層 8を覆うように、 第 2導電領域として、 p型の不純物を含む p型コレクタ層 9を形成する。例えば、硼素 のイオン注入および熱処理により形成する。
[0032] 本実施の形態では、ゲッタリング層 3aを形成した後にシリコン基板 1を熱処理して、 シリコン基板 1に含まれる溶存酸素や残留金属をゲッタリング層 3aに捕捉するように した。その後、金属配線 (アルミニウム配線) 6を形成して、ゲッタリング層 3aを除去す るようにした。さらにその後、第 2導電領域 (p型コレクタ層 9)を形成するようにした。
[0033] すなわち、本実施の形態では、シリコン基板 1を熱処理する工程と、ゲッタリング層 3 aを除去する工程との間に、シリコン基板 1の第 1主面上に金属配線 6を形成するェ 程を行うようにした。さらにゲッタリング層 3aを除去する工程の後に、シリコン基板 1の 第 2主面に第 2導電領域を形成するようにした。上記第 2導電領域を形成する工程で は、シリコン基板 1の第 2主面側に不純物層をイオン注入等により形成した後に、金 属配線 (アルミニウム配線） 6の融点よりも低温（300°C〜450°C)の熱処理を行うこと により、不純物層の活性化が行われる。
[0034] 以上説明した製造方法により、第 1の面 (第 1主面)及び第 2の面 (第 2主面)を有し 、 FZ法又は MCZ法により形成されたシリコン基板 1と、第 1主面に設けられた第 1導 電領域 (P型拡散層 4)と、第 2主面に設けられ、シリコン基板 1の中の溶存酸素又は 残留金属を捕捉するゲッタリング層の少なくとも一部が切除された痕跡を含む痕跡部 位とを備えた半導体装置を得ることができる。
[0035] さらに、上記半導体装置の第 2主面には、上記痕跡部位を覆う第 2導電領域 (p型コ レクタ層 9)が設けられている。すなわち図 1 (g)に示した構造は、第 1導電領域 (p型 拡散層 4)、シリコン基板 1、及び第 2導電領域 (p型コレクタ層 9)により構成される縦 型デバイス構造である。
[0036] また、上述した痕跡部位のキャリア寿命は、シリコン基板 1の痕跡部位以外の部分 のキャリア寿命よりも短くなつている。具体的には、上記痕跡部位のキャリア寿命は、 シリコン基板 1の痕跡部位以外の部分のキャリア寿命の 10分の 1以下となっている。 この痕跡部位は、シリコン基板 1中の局所的なキャリア寿命の制御層として用いること が可能である。
[0037] 次に、上述した重金属及び溶存酸素のゲッタリングについて、図 2を参照して説明 する。図 2 (a)、 （b)に示すように、シリコン基板 1の第 2主面（図 2 (a)の左側）に、ゲッ タリング層 3aが形成されている。シリコン基板 1中に重金属 10が存在する場合、図 2 ( a)に示すように、ゲッタリング層 3aは、拡散輸送により重金属 10を凝集させ、捕捉 (ゲ ッタリング)する。また、高温の拡散工程等により増速酸ィ匕が起こった場合には、図 2 ( b)に示すように、重金属 10のゲッタリングに加えて、シリコン基板 1中の溶存酸素が ゲッタリング層 3aの表面に偏析する。この結果、ゲッタリング層 3aの表面に、シリコン 酸ィ匕膜 3bが形成される。このようにして、シリコン基板中の重金属及び溶存酸素のゲ ッタリングが行われる。
[0038] 以上説明したように、本実施の形態によれば、デバイス製造工程の開始時に、ゥェ ハの溶存酸素濃度を非常に低くする必要がない。従って、製造コストを低減させるこ とができる。また、デバイス製造工程において溶存酸素濃度を制御することによりシリ コン基板の用途の自由度を大きくすることができる。すなわち、デバイスの製造工程 を開始する前にシリコンウェハ中の溶存酸素濃度がある程度高い場合であっても、デ バイスの用途に合わせて良好な素子特性が得られ、素子の特性ばらつきを抑えるこ とがでさる。
[0039] 本実施の形態では、デバイス製造工程の開始後にゲッタリング層 3aを形成する例 を示した。しかし、デバイス製造工程の開始前にゲッタリング層を形成し、溶存酸素を 捕捉した後に、ゲッタリング層を除去するようにしても良い。これにより、デバイス製造 工程の開始前に、予め溶存酸素濃度を低減させることも可能である。
[0040] また、本実施の形態では、シリコン基板 1の第 1主面側にトレンチゲート構造のゲー ト 5を形成し、シリコン基板 1の第 2主面側に n型バッファ層 8、 p型コレクタ層 9の LPT( Light Punch Through)構造を形成する例を示した。シリコン基板 1の第 2主面側には 、上記 LPT構造の他、 LPT構造と類似の FS (Field Stop)、 SPT (Soft Punch Throug h)などの構造を形成しても良い。また、シリコン基板 1の第 1主面側には、図 1に示し たトレンチゲート構造に置き換えて、 IEGT (Injection Enhanced Gate Transistor)、プ レーナ型ゲート構造などを形成するようにしても良い。また、 MOSゲート構造の他、 接合型のサイリスタ、 GTO (Gate Turn- Off)サイリスタ、 GCT (Gate Commutated Turn - off)、 SITh (Static Induction Thyristor)などの構造であっても良い。また、制御電極 を有して!/、な 、単純なダイオード構造であっても良!、。
[0041] また、本実施の形態では、ゲッタリング層 3aを形成する際に用いる不純物として、燐 を用いるようにした。しかし、重金属ゃ溶存酸素に対してゲッタリング効果を有する不 純物であれば、上述したように、その他の元素であっても良い。また、本実施の形態 では、 n型シリコン基板を用いる例を示した力 p型シリコン基板を用いて、その他の p 、 nの導電型を全て逆としても良い。さらに上記シリコン基板として、真性半導体 (n型 または p型の不純物を含まな 、)力 なる基板を用いるようにしても良 、。 [0042] 実施の形態 2.
本実施の形態に係る半導体装置の製造方法について、図 3を参照しながら説明す る。ここでは、実施の形態 1と異なる点を中心に説明する。まず、実施の形態 1と同様 に、シリコン基板 1の第 1主面にシリコン酸ィ匕膜を形成する工程力も金属配線 6を形成 するまでの工程（図 3 (a)〜（d)までの工程)を、実施の形態 1と同様にして行う。
[0043] 次に、図 3 (e)に示すように、シリコン基板 1の第 2主面を機械的に研削して、シリコ ン基板 1の点線 7よりも下側の部分を除去する。このとき、ゲッタリング層 3aの一部を 除去し、所定厚さのゲッタリング層を残すようにする。この結果、図 3 (f)に示す構造が 得られる。これにより、実施の形態 1と同様に、重金属に起因する接合リーク電流の増 加を抑制できる。また、溶存酸素によるシリコン基板 1の抵抗率の変動を抑制できる。
[0044] 次に、図 3 (g)に示すように、残存したゲッタリング層 3aを覆うように、シリコン基板 1 の第 2主面に、 p型の不純物を含む p型コレクタ層 9を形成する。例えば、シリコン基板 1の第 2主面に硼素をイオン注入して熱処理を行う。
[0045] ここで、ゲッタリング層 3aの一部を除去し、ゲッタリング層 3aを所定厚さ残すようにし た。すなわち、実施の形態 1では、ゲッタリング層 3aを全て除去するようにした力 本 実施の形態 2では、ゲッタリング層 3aの一部のみを除去するようにした。これにより、 実施の形態 1で示した n型バッファ層 8を形成する工程を省略できる。従って、実施の 形態 1の効果に加えて、工程数を削減することができる。
[0046] 本実施の形態によれば、実施の形態 1の効果に加えて、工程数を削減することがで きる。
[0047] 実施の形態 3.
本実施の形態に係る半導体装置の製造方法について、図 4を参照しながら説明す る。ここでは、実施の形態 1と異なる点を中心に説明する。実施の形態 1では、金属配 線 6を形成した後にゲッタリング 3aを除去するようにした。これに対して本実施の形態 では、ゲッタリング層 3aを除去し、 n型バッファ層 8、 p型コレクタ層 9を形成した後に、 金属配線 6を形成する。
[0048] 例えば、シリコン基板 1の第 1主面にシリコン酸ィ匕膜 2を形成する工程力もゲート 5を 形成するまでの工程（図 4 (a)〜（d) )を実施の形態 1と同様にして行う。次に、図 4 (e )に示すように、シリコン基板 1の第 2主面を機械的に研削して、ゲッタリング層 3aを全 て除去する。この結果、図 4 (f)に示す構造が得られる。次に、図 4 (g)に示すように、 シリコン基板 1の第 2主面に n型バッファ層 8、 p型コレクタ層 9を順次形成する。これら の層は、それぞれイオン注入、熱処理を用いて形成する。さらに、ゲート 5の上に、 A1 などの金属配線 6を形成する。
[0049] なお、上記の例ではゲッタリング層 3aを全て除去した後に、 n型バッファ層 8、 p型コ レクタ層 9を形成するようにした。しかし、実施の形態 2で示したように、ゲッタリング層 3aを一部除去して、残存するゲッタリング層 3aを覆うように p型コレクタ層 9を形成し、 その後に金属配線 6を形成するようにしても良 、。
[0050] すなわち、本実施の形態では、ゲッタリング層 3aを除去し、シリコン基板 1の第 2主 面に n型バッファ層 8、 p型コレクタ層 9を形成した後に、シリコン基板 1の第 1主面上に 金属配線 6を形成するようにした。または、ゲッタリング層 3aを一部除去し、シリコン基 板 1の第 2主面に p型コレクタ層 9を形成した後に、シリコン基板 1の第 1主面上に金属 配線 6を形成するようにした。これにより、 p型コレクタ層 9を形成する際の熱処理後に 、金属配線 6を形成できる。このため金属配線 6に高温の熱処理が加わることを防止 できる。従って、実施の形態 1、 2の効果に加えて、デバイス特性を良好に保つことが できる。
[0051] 上記製造方法は、 2500V以上の高耐圧 IGBTなどを形成し、シリコン基板の第 2主 面を研削した後の基板が十分に厚ぐコンタクトホールの形成前又は形成後に熱処 理がかけられる場合に適用することができる。
[0052] 本実施の形態によれば、実施の形態 1、 2で得られる効果に加えて、デバイス特性 を良好に保つことができる。
[0053] 実施の形態 4.
本実施の形態に係る半導体装置の製造方法について図 5を参照しながら説明する 。実施の形態 1〜3では、予め FZ法または MCZ法により製造されたシリコン基板を用 いて、デバイスの製造工程を行う例を示した。本実施の形態では、デバイスの製造ェ 程を開始する前に、シリコン基板の一方の面にゲッタリング層を形成する例について 説明する。 [0054] まず、図 5 (a)に示すように、 FZ法または MCZ法により形成されたシリコンのインゴ ットを切断し、所定厚さのウェハ 12を形成する。このウェハは、面 14a、 14bを有して いる。次に、これらの面に高濃度の燐を拡散させ、それぞれの面に不純物層 3を形成 する。これらの不純物層は、燐のイオン注入により形成しても良い。または、燐を含む シリコン酸化膜（PSG ; Phospho Silicate Glass)を塗布して形成しても良い。
[0055] 次に、不純物層 3を高温で熱処理して、不純物（燐)を拡散させる。この結果、図 5 ( c)に示すように、ウェハ 12の面 14a、 14bに、すなわちウェハ 12の両面に、それぞれ ゲッタリング層 3aが形成される。これらのゲッタリング層は、実施の形態 1〜3と同様に 、重金属ゃ溶存酸素に対してゲッタリング効果を有する層である。また、これらのゲッ タリング層はシリコン基板に対する固溶限を保った状態で形成されるようにする。
[0056] 次に、図 5 (d)に示すように、ウェハ 12を厚さ方向に垂直な面で切断し、 2つのゥ ハに 2分割する。この結果、図 5 (e)に示すように、面 14aにゲッタリング層 3aを有する ウェハ 12aと、面 14bにゲッタリング層 3aを有するゥヱハ 14bが形成される。このとき、 切断により形成された面 14c、 14dには、鏡面仕上げを行う。これらの面は、 MOSゲ ート素子などを形成するための、シリコン基板の第 1主面として用いることができる。
[0057] 上記のようにゲッタリング層を形成することにより、ウェハ 12a、 12bの 2枚のウェハに 同時にゲッタリング層を形成することができる。これにより、実施の形態 1〜3の場合と 比較して、ゲッタリング層を形成する工程の処理ウェハ枚数を半分にすることができる
[0058] すなわち、本実施の形態 4は、実施の形態 1〜3に示したゲッタリング層 3aを形成す る工程において、 FZ法又は MCZ法により形成された所定厚さのウェハの両面にゲッ タリング層を形成し、ウェハを厚さ方向に垂直な面で 2分割して、一方の主面側にゲッ タリング層が形成されたシリコン基板を得るようにしたものである。
[0059] この後、図示しないが、ウェハ 12aの面 14c、ウェハ 12bの面 14dを第 1主面として、 実施の形態 1〜3と同様にして、 MOSゲートなどの素子を形成する。その他の構成 にっては、実施の形態 1〜3と同様である。
[0060] なお、上述した不純物層を形成する工程（図 5 (b)参照）の前に、面 14a、 14bの表 面に、シリコン酸ィ匕膜などの保護膜を形成するようにしても良い。また本実施の形態 4 では、ゲッタリング層に含まれる不純物として燐を用いるようにした。しかし、重金属や 溶存酸素を捕捉するゲッタリング効果を有するものであれば、燐以外の n型不純物や 、 p型不純物などであっても良い。
[0061] 本実施の形態によれば、実施の形態 1〜3で得られる効果に加えて、ゲッタリング層 を形成する工程の処理ウェハ枚数を削減することができる。従って、製造コストを下げ られる。
[0062] 実施の形態 5.
本実施の形態に係る半導体装置、特に PIN (Positive Intrinsic Negative)ダイォー ドの製造方法について、図 6を参照しながら説明する。まず、シリコン基板 1の第 1主 面にシリコン酸ィ匕膜 2を形成する工程から、シリコン基板 1の第 2主面にゲッタリング層 3aを形成するまでの工程（図 6 (a)〜（c)までの工程)を、実施の形態 1 (図 1 (a)〜（c )参照）と同様にして行う。ゲッタリング層 3aは、実施の形態 1〜4と同様に、シリコン基 板中の溶存酸素又は重金属を捕捉するゲッタリング効果を有して ヽる。
[0063] 次に、シリコン基板 1の第 1主面上に、硼素のイオン注入などにより p型不純物層を 形成し、熱処理を行う。この結果、図 6 (d)に示すように、シリコン基板 1の第 1主面に p型のアノード電極 14が形成される。次に、図 6 (e)に示すように、シリコン基板 1の第 2主面を機械的に研削して、シリコン基板 1の点線 7よりも下側の部分を除去する。こ の結果、ゲッタリング層 3aが全て除去され、図 6 (f)に示す構造が得られる。
[0064] なお、上述した方法では、ゲッタリング層 3aを全て除去するようにした。しかし、実施 の形態 2に示したように、ゲッタリング層 3aの一部のみを除去するようにしても良 、。
[0065] このように、ゲッタリング層 3aの少なくとも一部を除去することにより、シリコン基板 1 中に含まれる溶存酸素や重金属を除去することができる。従って、実施の形態 1〜4 と同様の効果を得ることができる。
[0066] 次に、シリコン基板 1の第 2主面に、 n型の不純物層を形成する。例えば、燐のィォ ン注入により形成する。次に、この不純物層を熱処理する。この結果、図 6 (g)に示す ように、シリコン基板 1の第 2主面に n型の力ソード電極 15が形成される。
[0067] 本実施の形態では、シリコン基板 1の第 2主面にゲッタリング層 3aを形成し、この層 を除去した後に、シリコン基板 1の第 2主面に n型の力ソード電極 15を形成するように した。このように形成することにより、高耐圧ダイオードなどのデバイスを形成する際に 、力ソード電極 15側のキャリア寿命を低下させる制御（ τ制御）を行うことができる。こ の制御は、実施の形態 1〜4で示した IGBTの η型バッファ層 8のキャリア寿命を低下 させることに相当する。具体的には、上記 τ制御を行うことにより、他の領域と比較し て、キャリア寿命が 1桁以上短い領域を形成することができる。
[0068] 以上説明した製造方法により、シリコン基板 1の第 1主面には ρ型のアノード電極 14 が設けられ、シリコン基板 1の第 2主面には η型の力ソード電極 15が設けられた構造と なる。この構造は、アノード電極 14、シリコン基板 1、力ソード電極 15からなる縦型ダ ィオード構造である。
[0069] 本実施の形態によれば、高耐圧ダイオード (Diode)などのデバイスを形成する際に 、力ソード電極 15側のキャリア寿命を、他の領域よりも 1桁以上短くすることができる。 すなわち、実施の形態 1〜4で得られる効果に加えて、局所的なキャリア寿命制御（ τ制御）を行うことができる。
[0070] 次に、本実施の形態 5の変形例について、図 7を参照しながら説明する。上記実施 の形態では、シリコン基板 1の第 2主面にゲッタリング層 3aを形成する例（図 6参照） について説明した。これに対して、本変形例では、シリコン基板 1の第 1主面にゲッタ リング層を形成する。
[0071] まず、図 7 (a)に示すように、シリコン基板 1の第 1主面にシリコン酸ィ匕膜 2を形成す る。次に、シリコン基板 1の第 1主面に p型の不純物層を形成し、シリコン酸ィ匕膜 2を除 去する。この結果、図 7 (b)に示す構造が得られる。次に、不純物層 3を熱処理して、 図 7 (c)に示すように、シリコン基板 1の第 1主面に、ゲッタリング層 3aを形成する。次 に、シリコン基板 1を熱処理する。この結果、シリコン基板 1中の溶存酸素や残留金属 がゲッタリング層 3aに捕捉される。
[0072] 次に、図 7 (d)に示すように、シリコン基板 1の点線 7よりも上側の部分を、研削等に より除去する。この結果、ゲッタリング層 3aが除去され、図 7 (e)に示す構造が得られ る。次に、図 7 (f)に示すように、シリコン基板 1の第 1主面に p型の不純物層を形成し 、熱処理を行ってアノード電極 14を形成する。このとき、アノード電極 14とシリコン基 板 1との間には、所定値以上の降伏電圧を有する pn接合が形成される。次に、シリコ ン基板 1の第 2主面に n型の不純物層を形成し、熱処理を行って力ソード電極を形成 する。この結果、アノード電極 14、シリコン基板 1、力ソード電極 15からなる縦型デバ イス構造が形成される。アノード電極 14と力ソード電極 15との間には、シリコン基板 1 を貫通する主電流が流れる。
[0073] 上記変形例の製造方法では、まず、第 1主面及び第 2主面を有し、 FZ法又は MCZ 法により形成されたシリコン基板 1の第 1主面に、シリコン基板 1中の溶存酸素又は残 留金属を捕捉するゲッタリング層を形成する。次に、シリコン基板 1を熱処理して、シリ コン基板 1中の溶存酸素又は前記残留金属を捕捉するゲッタリングを行う。次に、ゲ ッタリング層を除去した後に、シリコン基板 1の第 1主面に、第 1導電型の第 1導電領 域を形成し、シリコン基板 1の第 2主面に、第 2導電型の第 2導電領域を形成するェ 程を行う。
[0074] 上記製造方法により、第 1主面及び第 2主面を有し、 FZ法又は MCZ法により形成 されたシリコン基板 1と、第 1主面に設けられ、シリコン基板 1中の溶存酸素又は残留 金属を捕捉するゲッタリング層が切除された痕跡を含む痕跡部位と、第 1主面に設け られ、上記痕跡部位を覆う第 1導電型の第 1導電領域と、上記第 2主面に設けられた 第 2導電型の第 2導電領域とを備え、第 1主面と第 2の面との間を主電流が貫通する 半導体装置を得ることができる。
[0075] なお、本実施の形態 5およびその変形例では、 PINダイオード構造を形成する例を 示したが、実施の形態 1と同様に、シリコン基板 1の第 1主面に IGBTなどのゲート構 造を形成するようにしても良 、。
[0076] また、実施の形態 1〜5では、 n型の不純物を含むシリコン基板 1の第 1主面側に、 p 型拡散層 4を設けた構造例を示した。この構造の変形例として、図 8に示すように、 p 型拡散層 4の下側に、シリコン基板 1よりも n型不純物濃度を高くした n型不純物層 16 を設けた構造であっても良い。さらに、図 9に示すように、シリコン基板 1の第 2主面側 に、 n型バッファ層を設けな 、構造であっても良!、。

Claims

請求の範囲
[1] 第 1の面及び第 2の面を有し、浮遊帯法又は磁場印加引き上げ法により形成された シリコン基板と、
前記第 1の面に設けられた第 1導電領域と、
前記第 2の面に設けられ、前記シリコン基板中の溶存酸素又は残留金属を捕捉す るゲッタリング層の少なくとも一部が切除された痕跡を含む痕跡部位と、
を備えたことを特徴とする半導体装置。
[2] 前記第 2の面に設けられ、前記痕跡部位を覆う第 2導電領域を有し、
前記第 1導電領域、前記シリコン基板、及び前記第 2導電領域により縦型デバイス 構造を有して 、ることを特徴とする請求項 1に記載の半導体装置。
[3] 前記ゲッタリング層には、 n型又は p型の不純物が含まれていることを特徴とする請 求項 1又は 2に記載の半導体装置。
[4] 前記ゲッタリング層には、 4族元素又は中性元素が含まれていることを特徴とする請 求項 1又は 2に記載の半導体装置。
[5] 前記痕跡部位のキャリア寿命は、前記シリコン基板の前記痕跡部位以外の部分の キャリア寿命よりも短いことを特徴とする請求項 1〜4のいずれかに記載の半導体装 置。
[6] 前記痕跡部位のキャリア寿命は、前記シリコン基板の前記痕跡部位以外の部分の キャリア寿命の 10分の 1以下であることを特徴とする請求項 5に記載の半導体装置。
[7] 第 1の面及び第 2の面を有し、浮遊帯法又は磁場印加引き上げ法により形成された シリコン基板の前記第 2の面に、前記シリコン基板中の溶存酸素又は残留金属を捕 捉するゲッタリング層を形成する工程と、
前記シリコン基板を熱処理する工程と、
前記ゲッタリング層の少なくとも一部を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
[8] 前記シリコン基板を熱処理する工程により、前記シリコン基板中の前記溶存酸素を 前記ゲッタリング層に捕捉することを特徴とする請求項 7に記載の半導体装置の製造 方法。
[9] 前記シリコン基板を熱処理する工程と、前記ゲッタリング層の少なくとも一部を除去 する工程との間に、前記第 1の面上に金属配線を形成する工程を有し、
前記ゲッタリング層の少なくとも一部を除去する工程の後に、前記第 2の面に導電 領域を形成する工程と、
を有することを特徴とする請求項 7又は 8に記載の半導体装置の製造方法。
[10] 前記ゲッタリング層には、 n型又は p型の不純物が含まれていることを特徴とする請 求項 7〜9のいずれかに記載の半導体装置の製造方法。
[11] 前記ゲッタリング層には、 4族元素又は中性元素が含まれていることを特徴とする請 求項 7〜9のいずれかに記載の半導体装置の製造方法。
[12] 前記ゲッタリング層を、不純物の拡散またはイオン注入により形成することを特徴と する請求項 7〜11の 、ずれかに記載の半導体装置の製造方法。
[13] 第 1の面及び第 2の面を有し、浮遊帯法又は磁場印加引き上げ法により形成された シリコン基板と、
前記第 1の面に設けられ、前記シリコン基板中の溶存酸素又は残留金属を捕捉す るゲッタリング層が切除された痕跡を含む痕跡部位と、
前記第 1の面に設けられ、前記痕跡部位を覆う第 1導電型の第 1導電領域と、 前記第 2の面に設けられた第 2導電型の第 2導電領域とを備え、
前記第 1の面と前記第 2の面との間を主電流が貫通することを特徴とする半導体装 置。
[14] 第 1の面及び第 2の面を有し、浮遊帯法又は磁場印加引き上げ法により形成された シリコン基板の前記第 1の面に、前記シリコン基板中の溶存酸素又は残留金属を捕 捉するゲッタリング層を形成する工程と、
前記シリコン基板を熱処理して、前記シリコン基板中の前記溶存酸素又は前記残 留金属を捕捉する工程と、
前記ゲッタリング層を除去する工程と、
前記シリコン基板の前記第 1の面に、第 1導電型の第 1導電領域を形成する工程と 前記シリコン基板の前記第 2の面に、第 2導電型の第 2導電領域を形成する工程と を備えたことを特徴とする半導体装置の製造方法。
前記ゲッタリング層を形成する工程にぉ 、て、
前記浮遊帯法又は前記磁場印加引き上げ法により形成された所定厚さのゥ ハの 両面にゲッタリング層を形成し、前記ウェハを厚さ方向に垂直な面で 2分割して、前 記シリコン基板を得ることを特徴とする請求項 7〜12、及び 14のいずれかに記載の 半導体装置の製造方法。
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