KR20080086911A - 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

디바이스 제조 공정의 개시 후에, 실리콘 기판(1)의 반대면에 게터링층(3a)을 형성한다. 그 후, 실리콘 기판(1)의 주면에 MOS구조의 게이트(5)를 형성하고, 게터링층(3a)을 제거한다. 상기 제조 방법에 의해, MOS구조의 게이트 구조를 형성할 때, 실리콘 기판(1) 안에 포함되는 용존 산소가 게터링층(3a)에 포착되어, 실리콘 기판(1)의 용존 산소 농도를 저하시킨다. 이에 따라 실리콘 기판(1)의 용존 산호 농도를 저하시켜, 양호한 소자 특성을 얻을 수 있다.
실리콘 기판, 게터링층, 용존 산소, 게이트, 금속 배선

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING THE SAME}
본 발명은 반조체 장치 및 그 제조 방법에 관하며, 특히 전력 반도체 소자 재료인 고저항율의 실리콘 기판을 사용한 반도체 장치 및 그 제조 방법에 관한 것이다.
실리콘 웨이퍼의 가공 기술로서, MCZ(Magnetic field applied Czochralski)법, FZ(Floating Zone)법이 널리 이용되고 있다. 이들의 방법에 의해 제조된 실리콘 웨이퍼는, 여러 가지의 반도체 디바이스의 제조에 이용된다.
상기 실리콘 웨이퍼의 가공이나, 반도체 디바이스의 제조 공정에서는, 고온의 산화 확산 공정에 의해, 웨이퍼 내부에 산소가 들어온다. 이들의 산소는 용존 산소로서 웨이퍼의 내부에 잔류한다.
상기 용존 산소는, 반도체 디바이스 제조 공정의 저온의 열처리 공정으로 서멀 도너화하여, 실리콘 기판의 저항율을 변화시킨다. 따라서, 상기 웨이퍼 가공시나 반도체 디바이스 제조 공정에서는 실리콘 기판으로의 산소의 용해를 최소한으로 억제하는 것이 바람직하다.(예를 들면 특허문헌 1참조).
특허문헌 1 : 일본 일본국 공개특허공보 특개2005-145744호
[발명의 개시]
[발명이 해결하고자 하는 과제]
상기 실리콘 웨이퍼의 가공시에 산소농도를 낮추기 위해서는, 웨이퍼 가공의 공정이 번잡하게 되고, 제조 비용이 증가한다. 따라서, 제조 비용의 상승을 피하기 위해서는, 웨이퍼 가공후(디바이스 제조 공정의 개시 전)에 웨이퍼의 용존 산소 농도가 어느 정도 높아도, 양호한 소자특성을 얻을 수 있고, 특성 편차를 억제할 수 있는 소자 구조나 제조 방법이 필요하다.
본 발명은, 상기 과제를 해결하기 위한 것으로, 디바이스의 제조 공정을 개시 하기 전에 실리콘 웨이퍼 안의 용존 산소 농도가 어느 정도 높아도, 양호한 소자특성을 얻으면서, 소자의 특성 편차를 억제하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
본 발명에 따른 반도체장치는, 제1의 면 및 제2의 면을 가지고, 플로팅존법(floating zone method) 또는 자기장 인가 초크랄스키법(magnetic field applied Czochralski method)에 의해 형성된 실리콘 기판과, 상기 제1의 면에 설치된 제1도전 영역과, 상기 제2의 면에 설치되어, 상기 실리콘 기판 안의 용존 산소 또는 잔류 금속을 포착하는 게터링층의 적어도 일부가 잘린 흔적을 포함하는 흔적 부위를 구비한 것을 특징으로 한다.
본 발명에 따른 반도체장치의 제조 방법은, 제1의 면 및 제2의 면을 가지고, 플로팅존법 또는 자기장 인가 초크랄스키법에 의해 형성된 실리콘 기판의 상기 제2의 면에, 상기 실리콘 기판 안의 용존 산소 또는 잔류 금속을 포착하는 게터링층을 형성하는 공정과, 상기 실리콘 기판을 열처리하는 공정과, 상기 게터링층의 적어도 일부를 제거하는 공정을 구비한 것을 특징으로 한다. 또한 본 발명의 그 밖의 특징에 대해서는, 이하에 있어서 상세하게 설명한다.
[발명의 효과]
본 발명에 의하면, 디바이스 제조에 사용하는 실리콘 웨이퍼 안의 용존 산소 농도가 어느 정도 높은 경우라도, 양호한 소자특성을 얻을 수 있고, 소자의 특성 편차를 억제할 수 있다.
도 1은 실시예 1에 따른 반도체장치의 제조 방법을 도시한 도면.
도 2는 금속, 용존 산소의 게터링의 개념을 도시한 도면.
도 3은 실시예 2에 따른 반도체장치의 제조 방법을 도시한 도면.
도 4는 실시예 3에 따른 반도체장치의 제조 방법을 도시한 도면.
도 5는 실시예 4에 따른 반도체장치의 제조 방법을 도시한 도면.
도 6은 실시예 5에 따른 반도체장치의 제조 방법을 도시한 도면.
도 7은 실시예 5에 따른 반도체장치의 제조 방법의 변형예를 도시한 도면.
도 8은 실시예 1∼5에 따른 반도체장치의 변형예를 도시한 도면.
도 9는 실시예 1∼5에 따른 반도체장치의 변형예를 도시한 도면.
[부호의 설명]
1 : 실리콘 기판 3a : 게터링층
5 : 게이트 6 : 금속배선
8 : n형 버퍼층 9 : p형 콜렉터층
10 : 중금속 11 : 용존 산소
12 : 웨이퍼 14 : 애노드 전극
15 : 캐소드 전극 16 : n형 불순물층
[발명을 실시하기 위한 최선의 형태]
이하, 도면을 참조하면서 본 발명의 실시예에 대하여 설명한다. 또한, 각도에 있어서 동일 또는 상당하는 부분에는 동일한 부호를 붙여, 그 설명을 간략화 내지 생략한다.
실시예 1.
본 실시예에 따른 반도체장치 및 그 제조 방법에 대해, 도 1을 참조하면서 설명한다. 여기에서 이용되는 반도체장치는, 플로팅존법(Floating Zone법; 이하, 「FZ법」이라고 한다), 또는 자기장 인가 초크랄스키법(Magnetic field applied Czochralski; 이하, 「MCZ법」이라고 한다)에 의해 제조된 실리콘 기판(실리콘 웨이퍼)을 사용하여 형성된다.
상기 실리콘 기판은 제1의 면(제1주면) 및 제2의 면(제2주면)을 가지고, 디바이스의 제조 공정을 거쳐, 제1주면측에 트랜지스터 등의 소자가 형성된다. 이 실리콘 기판에는, n형 불순물이 첨가되어 있다. 또한 이 기판 안에는, 소정농도의 용 존 산소가 포함되어 있다.
우선, 도 1a에 나타내는 바와 같이, 실리콘 기판(1)의 제1주면에 실리콘 산화막(2)을 형성한다. 다음에 도 1b에 나타내는 바와 같이, 실리콘 기판(1)의 제2주면에 인을 확산시키고, 고농도의 불순물층(3)을 형성한다. 또한, 이 불순물층을 열처리한다. 이와 같이 하여, 도 1c에 나타내는 바와 같이, 실리콘 기판(1)의 제2주면에 게터링층(3a)을 형성한다. 후술하지만, 게터링층(3a)은, 실리콘 기판(1) 안의 용존 산소 또는 잔류 금속을 포착할 수 있다.
상기 인을 확산시키는 방법으로서, 포스핀(PH3)을 가스 소스로서 확산을 행하는 방법을 들 수 있다. 이외에, 액체 소스인 옥시염화인(POCl3)으로부터의 증기를 사용하는 방법, 고체 소스인 인화 붕소(BP)를 실리콘 기판(1)과 동시에 확산로에 넣는 방법 등이 있다.
상기 불순물층(3)은, 인의 이온주입에 의해 형성해도 된다. 불순물층(3)을 인의 확산 또는 인의 이온주입에 의해 형성함으로써, 게터링층(3a)을 원하는 농도 프로파일로 할 수 있다.
여기에서, 인을 불순물로서 사용했을 경우의 게터링층에 대하여 설명한다. 인을 포함하는 실리콘 기판을 산화할 경우, 인을 고농도로 포함하는 영역의 산화 속도는, 인을 포함하지 않는 영역에 비하여 크다. 이 속도는 산화 조건에도 의존하지만, 인농도가, 1×1018atoms/cm2이상일 경우에는 증속 산화가 일어나, 산화 속도 는 3∼5배가 된다. 인농도가 1×1019atoms/cm2이상일 경우에는, 산화 속도는 1자리수 이상 증가할 수 있다.
이러한 증속 산화가 일어날 경우, 산화에 필요한 대부분의 산소는 실리콘 기판의 외부로부터 들어온다. 이 때, 실리콘 기판 안의 용존 산소의 일부도 소비된다. 이에 따라, 게터링층(3a)을 형성한 후에 상기 증속 산화가 일어나면, 실리콘 기판 안의 용존 산소가 게터링층(3a)에 포착(게터링)된다.
실리콘 산화막의 1cm-3안의 고체중의 원자수는, 약 5×1022(atoms/cm3)이며, 그중 산소의 원자수는 약 1.5×1022(atoms/cm3)이다. 따라서, 예를 들면 1㎛(1×10-4cm)의 실리콘 산화막이 형성될 경우, 소비되는 산소 농도를 도즈 환산하면, 1.5×1022(atoms/cm3)×1×10-4(cm)=1.5×1018(atoms/cm2)정도이다.
상기의 증속 산화가 일어날 때, 산화에 필요한 산소의 1∼10％가 실리콘 기판 안의 용존 산소로부터 공급된다고 가정하면, 소비되는 용존 산소는 도즈 환산으로 1.5×1016∼1.5×1017(atoms/cm2)이다. 실리콘 기판두께를 100㎛(1×10-2cm)로 하면, 상기 농도를 실리콘 기판두께로 나누어, 실리콘 기판 안의 1.5×1018∼1.5×1019(atoms/cm3)의 용존 산소가 게터링될 수 있게 된다.
전술한 게터링층(3a)에는, 인을 불순물로서 사용한 예를 나타냈다. 그러나, 상기 게터링층(3a)에 포함되는 불순물은, 인에 한정되지 않고, 비소나 안티몬 등, 다른 n형의 불순물이어도 된다. 또한 붕소, 알루미늄, 갈륨 등의 p형의 불순물이어도 된다. 또한, 게터링층(3a)에 포함되는 불순물로서, 규소, 게르마늄, 탄소 등의 4족 원소나, 아르곤이나 헬륨 등의 중성 원소 등이어도 된다.
전술한 불순물을 실리콘 기판(1)에 확산시킴으로써, 게터링층을 형성할 수 있다. 또한 전술한 불순물을 실리콘 기판(1)에 이온주입 하고, 실리콘 기판을 열처리하여 형성하도록 해도 된다. 이 방법에 의해서도, 게터링층을 형성할 수 있다.
다음에 도 1d에 나타내는 바와 같이 실리콘 기판(1)의 제1주면에, 제1도전 영역으로서, p형 확산층(4)을 형성한다. 이들의 확산층을 형성할 때는, 열확산 공정이 행해진다. 이 때, 전술한 증속 산화가 일어나면, 실리콘 기판(1) 안의 용존 산소가 게터링층(3a)에 포착된다. 이에 따라 실리콘 기판(1) 안의 용존 산소의 농도를 저하시킬 수 있다.
즉, 실리콘 기판(1)의 제2주면에 게터링층(3a)을 형성한 후에, 실리콘 기판(1)을 열처리함으로써, 상기 용존 산소의 게터링이 행해진다. 이 결과, 실리콘 기판(1)에 포함되는 용존 산소가 게터링층(3a)에 포착된다. 이에 따라 실리콘 기판(1)에 포함되는 용존 산소의 농도를 저하시킬 수 있다. 또한 실리콘 기판(1)에 포함되는 용존 산소뿐만아니라, 실리콘 기판(1) 안의 잔류 금속을 게터링층(3a)에 포착할 수도 있다.
다음에 도 1d에 나타내는 바와 같이 실리콘 기판(1)의 제1주면에, 트렌치 게이트 구조, 예를 들면 절연 게이트 바이폴러 트랜지스터(Insulated Gate Bipolar Transistor, 이하 「IGBT」라고 한다)의 게이트(5)(제1전극)를 형성한다. 또한, 실 리콘 기판(1)의 제1주면 위에, Al등으로 이루어지는 금속 배선(6)을 형성한다. 여기에서, 웨이퍼 메이커에서의 웨이퍼 제조 공정중이나, 디바이스의 제조 공정중에 있어서, 각종의 재료순도가 낮아지거나, 우발적으로, 실리콘 기판(1) 안에 Fe등의 중금속이 확산되어버리는 경우가 있다. 이러한 금속은, 실리콘 기판(1)의 결정 결함의 발생핵이나, 반도체의 밴드갭의 캐리어 트랩 준위가 되어, 소자 특성을 열화시킨다.
상기한 바와 같이, 게터링층(3a)에는 인이 포함되어 있다. 인은, 고체 안의 확산 수송에 의해 금속을 응집시키는 성질을 가지고 있다. 이 때문에, Fe등의 중금속이 실리콘 기판(1)안으로 확산하게 되는 경우라도, 게터링층(3a)이 중금속을 포착할 수 있다. 이 결과, 실리콘 기판(1) 안의 전류 캐리어(정공 및 전자)의 캐리어 수명이 짧아지는 것을 방지할 수 있다. 또한 내압 유지시의 리크 전류를 작게 억제할 수 있다.
다음에 도 1e에 나타내는 바와 같이 실리콘 기판(1)의 제2주면을 기계적으로 연삭하여, 실리콘 기판(1)의 점선(7)보다도 하측의 부분을 제거한다. 이 결과, 게터링층(3a)이 모두 제거되어, 도 1f에 나타내는 구조를 얻을 수 있다. 상기 게터링층(3a)을 제거하는 공정은, 건식 에칭이나 습식 에칭 등의 화학적인 방법에 의해 제거해도 좋다. 이 때, 실리콘 기판(1)의 제2주면측에는, 게터링층(3a)을 잘라낸 후의 흔적 부위(도시하지 않음)가 잔류한다.
전술한 게터링층(3a)의 제거에 의해, 실리콘 기판(1)에 포함되는 중금속, 용존 산소의 농도를 저감시킬 수 있다. 이에 따라 실리콘 기판 안의 중금속에 기인하 는 접합 리크 전류증가를 방지할 수 있다. 또한 용존 산소에 의한 실리콘 기판(1)의 저항율의 변동을 억제할 수 있다.
다음에 도 1g에 나타내는 바와 같이, 실리콘 기판(1)의 제2주면에, 게터링층(3a)을 잘라낸 흔적 부위를 덮도록, n형의 불순물을 포함하는 n형 버퍼층(8)을 형성한다. 예를 들면 인의 이온주입 및 열처리에 의해 형성한다. 또한 n형 버퍼층(8)을 덮도록, 제2도전 영역으로서, p형의 불순물을 포함하는 p형 콜렉터층(9)을 형성한다. 예를 들면 붕소의 이온주입 및 열처리에 의해 형성한다.
본 실시예에서는, 게터링층(3a)을 형성한 후에 실리콘 기판(1)을 열처리하여, 실리콘 기판(1)에 포함되는 용존 산소나 잔류 금속을 게터링층(3a)에 포착하도록 했다. 그 후에 금속배선(알루미늄 배선)(6)을 형성하고, 게터링층(3a)을 제거하도록 했다. 또한 그 후에 제2도전 영역(p형 콜렉터층(9))을 형성하도록 했다.
즉, 본 실시예에서는, 실리콘 기판(1)을 열처리하는 공정과, 게터링층(3a)을 제거하는 공정 사이에, 실리콘 기판(1)의 제1주면 위에 금속 배선(6)을 형성하는 공정을 행하도록 했다. 또한 게터링층(3a)을 제거하는 공정 후에, 실리콘 기판(1)의 제2주면에 제2도전 영역을 형성하도록 했다. 상기 제2도전 영역을 형성하는 공정에서는, 실리콘 기판(1)의 제2주면측에 불순물층을 이온주입 등에 의해 형성한 후에, 금속배선(알루미늄 배선)(6)의 융점보다도 저온(300℃∼450℃)의 열처리를 행함으로써, 불순물층의 활성화가 행해진다.
이상 설명한 제조 방법에 의해, 제1의 면(제1주면) 및 제2의 면(제2주면)을 가지고, FZ법 또는 MCZ법에 의해 형성된 실리콘 기판(1)과, 제1주면에 설치된 제1 도전 영역(p형 확산층(4))과, 제2주면에 설치되어, 실리콘 기판(1) 안의 용존 산소 또는 잔류 금속을 포착하는 게터링층의 적어도 일부가 잘린 흔적을 포함하는 흔적 부위를 구비한 반도체장치를 얻을 수 있다.
또한, 상기 반도체장치의 제2주면에는, 상기 흔적 부위를 덮는 제2도전 영역(p형 콜렉터층(9))이 설치된다. 즉 도 1g에 나타낸 구조는, 제1도전 영역(p형 확산층(4)), 실리콘 기판(1),및 제2도전 영역(p형 콜렉터층(9))에 의해 구성되는 종형 디바이스 구조이다.
또한 전술한 흔적 부위의 캐리어 수명은, 실리콘 기판(1)의 흔적 부위 이외의 부분의 캐리어 수명보다도 짧아지고 있다. 구체적으로는, 상기 흔적 부위의 캐리어수명은, 실리콘 기판(1)의 흔적 부위 이외 부분의 캐리어 수명의 10분의 1이하가 되고 있다. 이 흔적 부위는, 실리콘 기판(1) 안의 국소적인 캐리어 수명의 제어층으로서 사용하는 것이 가능하다.
다음에 전술한 중금속 및 용존 산소의 게터링에 대해, 도 2를 참조하여 설명한다. 도 2a, 도 2b에 나타내는 바와 같이, 실리콘 기판(1)의 제2주면(도 2a의 좌측)에, 게터링층(3a)이 형성되어 있다. 실리콘 기판(1) 안에 중금속(10)이 존재할 경우, 도 2a에 나타내는 바와 같이, 게터링층(3a)은, 확산 수송에 의해 중금속(10)을 응집시키고, 포착(게터링)한다. 또한 고온의 확산 공정 등에 의해 증속 산화가 일어났을 경우에는, 도 2b에 나타내는 바와 같이 중금속(10)의 게터링에 더해서, 실리콘 기판(1)안의 용존 산소가 게터링층(3a)의 표면에 편석(偏析)한다. 이 결과, 게터링층(3a)의 표면에, 실리콘 산화막(3b)이 형성된다. 이와 같이 하여, 실리콘 기판 안의 중금속 및 용존 산소의 게터링이 행해진다.
이상 설명한 바와 같이, 본 실시예에 의하면, 디바이스 제조 공정의 개시 시에, 웨이퍼의 용존 산소농도를 매우 낮게 할 필요가 없다. 따라서, 제조 비용을 저감시킬 수 있다. 또한 디바이스 제조 공정에 있어서 용존 산소농도를 제어함으로써 실리콘 기판의 용도의 자유도를 크게 할 수 있다. 즉, 디바이스의 제조 공정을 개시 하기 전에 실리콘 웨이퍼 안의 용존 산소농도가 어느 정도 높은 경우라도, 디바이스의 용도에 맞추어 양호한 소자특성을 얻을 수 있고, 소자의 특성 편차를 억제할 수 있다.
본 실시예에서는, 디바이스 제조 공정의 개시 후에 게터링층(3a)을 형성하는 예를 나타냈다. 그러나, 디바이스 제조 공정의 개시 전에 게터링층을 형성하고, 용존 산소를 포착한 후에, 게터링층을 제거하도록 해도 좋다. 이에 따라 디바이스 제조 공정의 개시 전에, 미리 용존 산소농도를 저감시키는 것도 가능하다.
또한 본 실시예에서는, 실리콘 기판(1)의 제1주면측에 트렌치 게이트 구조의 게이트(5)를 형성하고, 실리콘 기판(1)의 제2주면측에 n형 버퍼층(8), p형 콜렉터층(9)의 LPT(Light Punch Through)구조를 형성하는 예를 나타냈다. 실리콘 기판(1)의 제2주면측에는, 상기 LPT구조 외에, LPT구조와 유사의 FS(Field Stop), SPT(Soft Punch Through)등의 구조를 형성해도 된다. 또한 실리콘 기판(1)의 제1주면측에는, 도 1에 나타낸 트렌치 게이트 구조로 치환하고, IEGT(Injection Enhanced Gate Transistor), 플래너형 게이트 구조 등을 형성하도록 해도 좋다. 또한 MOS게이트 구조 외에 접합형의 사이리스터, GTO(Gate Turn-Off)사이리스터, GCT(Gate Commutated Turn-Off), SITh(Static Induction Thyristor)등의 구조라도 된다. 또한 제어 전극을 갖지 않는 단순한 다이오드 구조라도 된다.
또한 본 실시예에서는, 게터링층(3a)을 형성할 때에 사용하는 불순물로서, 인을 사용하도록 했다. 그러나, 중금속이나 용존 산소에 대하여 게터링 효과를 가지는 불순물이면, 상기한 바와 같이, 그 밖의 원소라도 된다. 또한 본 실시예에서는, n형 실리콘 기판을 사용하는 예를 나타냈지만, p형 실리콘 기판을 사용하고, 그 밖의 p, n의 도전형을 모두 반대로 해도 된다. 또한 상기 실리콘 기판으로서, 진성반도체(n형 또는 p형의 불순물을 포함하지 않는다)로 이루어지는 기판을 사용하도록 해도 좋다.
실시예 2.
본 실시예에 따른 반도체장치의 제조 방법에 대해서, 도 3을 참조하면서 설명한다. 여기에서는, 실시예 1과 다른 점을 중심으로 설명한다. 우선, 실시예 1과 마찬가지로, 실리콘 기판(1)의 제1주면에 실리콘 산화막을 형성하는 공정부터 금속 배선(6)을 형성할 때까지의 공정(도 3a∼ 도 3d까지의 공정)을, 실시예 1과 마찬가지로 하여 행한다.
다음에 도 3e에 나타내는 바와 같이 실리콘 기판(1)의 제2주면을 기계적으로 연삭하여, 실리콘 기판(1)의 점선(7)보다도 하측의 부분을 제거한다. 이 때, 게터링층(3a)의 일부를 제거하고, 소정 두께의 게터링층을 남기도록 한다. 이 결과, 도 3f에 나타내는 구조를 얻을 수 있다. 이에 따라 실시예 1과 마찬가지로, 중금속에 기인하는 접합 리크 전류의 증가를 억제할 수 있다. 또한 용존 산소에 의한 실리콘 기판(1)의 저항율의 변동을 억제할 수 있다.
다음에 도 3g에 나타내는 바와 같이 잔존한 게터링층(3a)을 덮도록, 실리콘 기판(1)의 제2주면에, p형의 불순물을 포함하는 p형 콜렉터층(9)을 형성한다. 예를 들면 실리콘 기판(1)의 제2주면에 붕소를 이온주입하여 열처리를 행한다.
여기에서, 게터링층(3a)의 일부를 제거하고, 게터링층(3a)을 소정 두께 남기도록 했다. 즉, 실시예 1에서는, 게터링층(3a)을 모두 제거하도록 했지만, 본 실시예 2에서는, 게터링층(3a)의 일부만을 제거하도록 했다. 이에 따라, 실시예 1에서 나타낸 n형 버퍼층(8)을 형성하는 공정을 생략할 수 있다. 따라서, 실시예 1의 효과에 더하여, 공정수를 삭감할 수 있다.
본 실시예에 의하면, 실시예 1의 효과에 더하여, 공정수를 삭감할 수 있다.
실시예 3.
본 실시예에 따른 반도체장치의 제조 방법에 대해, 도 4를 참조하면서 설명한다. 여기에서는, 실시예 1과 다른 점을 중심으로 설명한다. 실시예 1에서는, 금속 배선(6)을 형성한 후에 게터링(3a)을 제거하도록 했다. 이에 대하여 본 실시예에서는, 게터링층(3a)을 제거하고, n형 버퍼층(8), p형 콜렉터층(9)을 형성한 후에, 금속 배선(6)을 형성한다.
예를 들면 실리콘 기판(1)의 제1주면에 실리콘 산화막(2)을 형성하는 공정부터 게이트(5)를 형성할 때까지의 공정(도 4a∼ 도 4d)을 실시예 1과 마찬가지로 하여 행한다. 다음에 도 4e에 나타내는 바와 같이, 실리콘 기판(1)의 제2주면을 기계적으로 연삭하여, 게터링층(3a)을 모두 제거한다. 이 결과, 도 4f에 나타내는 구조 를 얻을 수 있다. 다음에 도 4g에 나타내는 바와 같이, 실리콘 기판(1)의 제2주면에 n형 버퍼층(8), p형 콜렉터층(9)을 순차 형성한다. 이들의 층은, 각각 이온주입, 열처리를 사용하여 형성한다. 또한, 게이트(5) 위에, Al 등의 금속 배선(6)을 형성한다.
또한, 상기의 예에서는 게터링층(3a)을 모두 제거한 후에, n형 버퍼층(8), p형 콜렉터층(9)을 형성하도록 했다. 그러나, 실시예 2에서 나타내는 바와 같이, 게터링층(3a)을 일부제거하고, 잔존하는 게터링층(3a)을 덮도록 p형 콜렉터층(9)을 형성하고, 그 후에 금속 배선(6)을 형성하도록 해도 된다.
즉, 본 실시예에서는, 게터링층(3a)을 제거하고, 실리콘 기판(1)의 제2주면에 n형 버퍼층(8), p형 콜렉터층(9)을 형성한 후에, 실리콘 기판(1)의 제1주면 위에 금속 배선(6)을 형성하도록 했다. 또는, 게터링층(3a)을 일부제거하고, 실리콘 기판(1)의 제2주면에 p형 콜렉터층(9)을 형성한 후에, 실리콘 기판(1)의 제1주면 위에 금속 배선(6)을 형성하도록 했다. 이에 따라 p형 콜렉터층(9)을 형성할 때의 열처리후에, 금속 배선(6)을 형성할 수 있다. 이 때문에 금속 배선(6)에 고온의 열처리가 가해지는 것을 방지할 수 있다. 따라서, 실시예 1, 2의 효과에 더하여, 디바이스 특성을 양호하게 유지할 수 있다.
상기 제조 방법은, 2500V이상의 고내압 IGBT등을 형성하여, 실리콘 기판의 제2주면을 연삭한 후의 기판이 충분히 두껍고, 콘택홀의 형성 전 또는 형성 후에 열처리가 가해지는 경우에 적용할 수 있다.
본 실시예에 의하면, 실시예 1, 2에서 얻어지는 효과에 더하여, 디바이스 특 성을 양호하게 유지할 수 있다.
실시예 4.
본 실시예에 따른 반도체장치의 제조 방법에 대해 도 5를 참조하면서 설명한다. 실시예 1∼3에서는, 미리 FZ법 또는 MCZ법에 의해 제조된 실리콘 기판을 사용하여, 디바이스의 제조 공정을 행하는 예를 나타냈다. 본 실시예에서는, 디바이스의 제조 공정을 개시하기 전에, 실리콘 기판의 한쪽의 면에 게터링층을 형성하는 예에 대해 설명한다.
우선, 도 5a에 나타내는 바와 같이 FZ법 또는 MCZ법에 의해 형성된 실리콘의 인고트를 절단하여, 소정 두께의 웨이퍼(12)를 형성한다. 이 웨이퍼는, 면 14a, 14b를 가지고 있다. 다음에 이들의 면에 고농도의 인을 확산시키고, 각각의 면에 불순물층(3)을 형성한다. 이들의 불순물층은, 인의 이온주입에 의해 형성해도 된다. 또는, 인을 포함하는 실리콘 산화막(PSG;Phospho Silicate Glass)을 도포하여 형성해도 된다.
다음에 불순물층(3)을 고온에서 열처리하고, 불순물(인)을 확산시킨다. 이 결과, 도 5c에 나타내는 바와 같이, 웨이퍼(12)의 면 14a, 14b에, 즉 웨이퍼(12)의 양면에, 각각 게터링층(3a)이 형성된다. 이들의 게터링층은, 실시예 1∼3과 마찬가지로, 중금속이나 용존 산소에 대하여 게터링 효과를 갖는 층이다. 또한 이들의 게터링층은 실리콘 기판에 대한 고용(固溶) 한계를 유지한 상태에서 형성되도록 한다.
다음에 도 5d에 나타내는 바와 같이 웨이퍼(12)를 두께 방향으로 수직인 면 으로 절단하여, 2개의 웨이퍼로 2분할한다. 이 결과, 도 5e에 나타내는 바와 같이, 면 14a에 게터링층(3a)을 갖는 웨이퍼 12a와, 면 14b에 게터링층(3a)을 갖는 웨이퍼 14b가 형성된다. 이 때, 절단에 의해 형성된 면 14c, 14d에는, 경면처리를 행한다. 이들의 면은, MOS게이트 소자 등을 형성하기 위한, 실리콘 기판의 제1주면으로서 이용할 수 있다.
상기한 바와 같이 게터링층을 형성함으로써, 웨이퍼 12a, 12b의 2장의 웨이퍼에 동시에 게터링층을 형성할 수 있다. 이에 따라 실시예 1∼3의 경우와 비교하여, 게터링층을 형성하는 공정의 처리 웨이퍼 매수를 절반으로 할 수 있다.
즉, 본 실시예 4는, 실시예 1∼3에 나타낸 게터링층(3a)을 형성하는 공정에 있어서, FZ법 또는 MCZ법에 의해 형성된 소정 두께의 웨이퍼의 양면에 게터링층을 형성하고, 웨이퍼를 두께 방향으로 수직인 면으로 2분할 하여, 한쪽의 주면측에 게터링층이 형성된 실리콘 기판을 얻도록 한 것이다.
이 후, 도시하지 않지만, 웨이퍼 12a의 면 14c, 웨이퍼 12b의 면 14d를 제1주면으로서, 실시예 1∼3과 같은 방법으로, MOS게이트 등의 소자를 형성한다. 그 밖의 구성에 대해서는, 실시예 1∼3과 동일하다.
또한, 전술한 불순물층을 형성하는 공정(도 5b참조) 전에, 면 14a, 14b의 표면에, 실리콘 산화막 등의 보호막을 형성하도록 해도 된다. 또 본 실시예 4에서는, 게터링층에 포함되는 불순물로서 인을 사용하도록 했다. 그러나, 중금속이나 용존 산소를 포착하는 게터링 효과를 가지는 것이면, 인 이외의 n형 불순물이나, p형 불순물 등이어도 된다.
본 실시예에 의하면, 실시예 1∼3에서 얻어지는 효과에 더하여, 게터링층을 형성하는 공정의 처리 웨이퍼 매수를 삭감할 수 있다. 따라서, 제조 비용을 낮출 수 있다.
실시예 5.
본 실시예에 따른 반도체장치, 특히 PIN(Positive Intrinsic Negative)다이오드의 제조 방법에 대해, 도 6을 참조하면서 설명한다. 우선, 실리콘 기판(1)의 제1주면에 실리콘 산화막(2)을 형성하는 공정부터 실리콘 기판(1)의 제2주면에 게터링층(3a)을 형성할 때까지의 공정(도 6a∼ 도 6c까지의 공정)을, 실시예 1(도 1a∼ 도 1c참조)과 마찬가지로 하여 행한다. 게터링층(3a)은, 실시예 1∼4와 마찬가지로, 실리콘 기판 안의 용존 산소 또는 중금속을 포착하는 게터링 효과를 가지고 있다.
다음에 실리콘 기판(1)의 제1주면 위에, 붕소의 이온주입 등에 의해 p형 불순물층을 형성하고, 열처리를 행한다. 이 결과, 도 6d에 나타내는 바와 같이, 실리콘 기판(1)의 제1주면에 p형의 애노드 전극(14)이 형성된다. 다음에 도 6e에 나타내는 바와 같이, 실리콘 기판(1)의 제2주면을 기계적으로 연삭하여, 실리콘 기판(1)의 점선(7)보다도 하측의 부분을 제거한다. 이 결과, 게터링층(3a)이 모두 제거되어, 도 6f에 나타내는 구조를 얻을 수 있다.
또한, 전술한 방법에서는, 게터링층(3a)을 모두 제거하도록 했다. 그러나, 실시예 2에 나타내는 바와 같이, 게터링층(3a)의 일부만을 제거하도록 해도 좋다.
이와 같이, 게터링층(3a)의 적어도 일부를 제거함으로써, 실리콘 기판(1) 안 에 포함되는 용존 산소나 중금속을 제거할 수 있다. 따라서, 실시예 1∼4와 동일한 효과를 얻을 수 있다.
다음에 실리콘 기판(1)의 제2주면에, n형의 불순물층을 형성한다. 예를 들면 인의 이온주입에 의해 형성한다. 다음에 이 불순물층을 열처리한다. 이 결과, 도 6g에 나타내는 바와 같이 실리콘 기판(1)의 제2주면에 n형의 캐소드 전극(15)이 형성된다.
본 실시예에서는, 실리콘 기판(1)의 제2주면에 게터링층(3a)을 형성하고, 이 층을 제거한 후에, 실리콘 기판(1)의 제2주면에 n형의 캐소드 전극(15)을 형성하도록 했다. 이와 같이 형성함으로써, 고내압 다이오드 등의 디바이스를 형성할 때, 캐소드 전극(15)측의 캐리어 수명을 저하시키는 제어(τ제어)를 행할 수 있다. 이 제어는, 실시예 1∼4에서 나타낸 IGBT의 n형 버퍼층(8)의 캐리어 수명을 저하시키는 것에 상당한다. 구체적으로는, 상기 τ제어를 행함으로써, 다른 영역과 비교하여 캐리어 수명이 1자리수 이상 짧은 영역을 형성할 수 있다.
이상에서 설명한 제조 방법에 의해, 실리콘 기판(1)의 제1주면에는 p형의 애노드 전극(14)이 설치되고, 실리콘 기판(1)의 제2주면에는 n형의 캐소드 전극(15)이 설치된 구조가 된다. 이 구조는, 애노드 전극(14), 실리콘 기판(1), 캐소드 전극(15)으로 이루어지는 종형 다이오드 구조이다.
본 실시예에 의하면, 고내압 다이오드(Diode) 등의 디바이스를 형성할 때, 캐소드 전극(15) 측의 캐리어 수명을, 다른 영역보다도 1자리수 이상 짧게 할 수 있다. 즉, 실시예 1∼4에서 얻어지는 효과에 더하여, 국소적인 캐리어 수명제어(τ 제어)를 행할 수 있다.
다음에 본 실시예 5의 변형예에 대해서, 도 7을 참조하면서 설명한다. 상기 실시예에서는, 실리콘 기판(1)의 제2주면에 게터링층(3a)을 형성하는 예(도 6참조)에 대하여 설명했다. 이에 대하여 본 변형예에서는, 실리콘 기판(1)의 제1주면에 게터링층을 형성한다.
우선, 도 7a에 나타내는 바와 같이 실리콘 기판(1)의 제1주면에 실리콘 산화막(2)을 형성한다. 다음에 실리콘 기판(1)의 제1주면에 p형의 불순물층을 형성하고, 실리콘 산화막(2)을 제거한다. 이 결과, 도 7b에 나타내는 구조를 얻을 수 있다. 다음에 불순물층(3)을 열처리하여, 도 7c에 나타내는 바와 같이, 실리콘 기판(1)의 제1주면에 게터링층(3a)을 형성한다. 다음에, 실리콘 기판(1)을 열처리한다. 이 결과, 실리콘 기판(1)안의 용존 산소나 잔류 금속이 게터링층(3a)에 포착된다.
다음에 도 7d에 나타내는 바와 같이 실리콘 기판(1)의 점선(7)보다도 상측의 부분을, 연삭 등에 의해 제거한다. 이 결과, 게터링층(3a)이 제거되어, 도 7e에 나타내는 구조를 얻을 수 있다. 다음에 도 7f에 나타내는 바와 같이 실리콘 기판(1)의 제1주면에 p형의 불순물층을 형성하고, 열처리를 행하여 애노드 전극(14)을 형성한다. 이 때, 애노드 전극(14)과 실리콘 기판(1) 사이에는, 소정값 이상의 항복 전압을 가지는 pn접합이 형성된다. 다음에 실리콘 기판(1)의 제2주면에 n형의 불순물층을 형성하고, 열처리를 행하여 캐소드 전극을 형성한다. 이 결과, 애노드 전극(14), 실리콘 기판(1), 캐소드 전극(15)으로 이루어지는 종형 디바이스 구조가 형성된다. 애노드 전극(14)과 캐소드 전극(15) 사이에는, 실리콘 기판(1)을 관통하는 주전류가 흐른다.
상기 변형예의 제조 방법에서는, 우선, 제1주면 및 제2주면을 가지고, FZ법또는 MCZ법에 의해 형성된 실리콘 기판(1)의 제1주면에, 실리콘 기판(1) 안의 용존 산소 또는 잔류 금속을 포착하는 게터링층을 형성한다. 다음에 실리콘 기판(1)을 열처리하고, 실리콘 기판(1)안의 용존 산소 또는 상기 잔류 금속을 포착하는 게터링을 행한다. 다음에 게터링층을 제거한 후에, 실리콘 기판(1)의 제1주면에 제1도전형의 제1도전 영역을 형성하고, 실리콘 기판(1)의 제2주면에 제2도전형의 제2도전 영역을 형성하는 공정을 행한다.
상기 제조 방법에 의해, 제1주면 및 제2주면을 가지고, FZ법 또는 MCZ법에 의해 형성된 실리콘 기판(1)과, 제1주면에 설치되어, 실리콘 기판(1) 안의 용존 산소 또는 잔류 금속을 포착하는 게터링층이 잘린 흔적을 포함하는 흔적 부위와, 제1주면에 설치되어, 상기 흔적 부위를 덮는 제1도전형의 제1도전 영역과, 상기 제2주면에 설치된 제2도전형의 제2도전 영역을 구비하고, 제1주면과 제2주면 사이를 주전류가 관통하는 반도체장치를 얻을 수 있다.
또한, 본 실시예 5 및 그 변형예에서는, PIN다이오드 구조를 형성하는 예를 나타냈지만, 실시예 1과 마찬가지로, 실리콘 기판(1)의 제1주면에 IGBT등의 게이트 구조를 형성하도록 해도 좋다.
또한 실시예 1∼5에서는, n형의 불순물을 포함하는 실리콘 기판(1)의 제1주면측에 p형 확산층(4)을 설치한 구조예를 나타냈다. 이 구조의 변형예로서, 도 8에 나타내는 바와 같이, p형 확산층(4)의 하측에, 실리콘 기판(1)보다도 n형 불순물 농도를 높게 한 n형 불순물층(16)을 설치한 구조라도 된다. 또한, 도 9에 나타내는 바와 같이 실리콘 기판(1)의 제2주면측에 n형 버퍼층을 설치하지 않는 구조라도 된다.

Claims (15)

  1. 제1의 면 및 제2의 면을 가지고, 플로팅존법 또는 자기장 인가 초크랄스키법에 의해 형성된 실리콘 기판과,
    상기 제1의 면에 설치된 제1도전 영역과,
    상기 제2의 면에 설치되어, 상기 실리콘 기판 안의 용존 산소 또는 잔류 금속을 포착하는 게터링층의 적어도 일부가 잘린 흔적을 포함하는 흔적 부위를 구비한 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 제2의 면에 설치되어, 상기 흔적 부위를 덮는 제2도전 영역을 가지고,
    상기 제1도전 영역, 상기 실리콘 기판 및 상기 제2도전 영역에 의해 종형 디바이스 구조를 가지고 있는 것을 특징으로 하는 반도체장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 게터링층에는, n형 또는 p형의 불순물이 포함되어 있는 것을 특징으로 하는 반도체장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 게터링층에는, 4족 원소 또는 중성원소가 포함되어 있는 것을 특징으로 하는 반도체장치.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 흔적 부위의 캐리어 수명은, 상기 실리콘 기판의 상기 흔적 부위 이외의 부분의 캐리어 수명보다도 짧은 것을 특징으로 하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 흔적 부위의 캐리어 수명은, 상기 실리콘 기판의 상기 흔적 부위 이외의 부분의 캐리어 수명의 10분의 1이하인 것을 특징으로 하는 반도체장치.
  7. 제1의 면 및 제2의 면을 가지고, 플로팅존법 또는 자기장 인가 초크랄스키법에 의해 형성된 실리콘 기판의 상기 제2의 면에 상기 실리콘 기판 안의 용존 산소 또는 잔류 금속을 포착하는 게터링층을 형성하는 공정과,
    상기 실리콘 기판을 열처리하는 공정과,
    상기 게터링층의 적어도 일부를 제거하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 실리콘 기판을 열처리하는 공정에 의해, 상기 실리콘 기판 안의 상기 용존 산소를 상기 게터링층에 포착하는 것을 특징으로 하는 반도체장치의 제조 방법.
  9. 제 7항 또는 제 8항에 있어서,
    상기 실리콘 기판을 열처리하는 공정과, 상기 게터링층의 적어도 일부를 제거하는 공정 사이에, 상기 제1의 면 위에 금속배선을 형성하는 공정을 가지고,
    상기 게터링층의 적어도 일부를 제거하는 공정 후에, 상기 제2의 면에 도전 영역을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조 방법.
  10. 제 7항 내지 제 9항 중 어느 한 항에 있어서,
    상기 게터링층에는, n형 또는 p형의 불순물이 포함되어 있는 것을 특징으로 하는 반도체장치의 제조 방법.
  11. 제 7항 내지 제 9항 중 어느 한 항에 있어서,
    상기 게터링층에는, 4족 원소 또는 중성원소가 포함되어 있는 것을 특징으로 하는 반도체장치의 제조 방법.
  12. 제 7항 내지 제 11항 중 어느 한 항에 있어서,
    상기 게터링층을, 불순물의 확산 또는 이온주입에 의해 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
  13. 제1의 면 및 제2의 면을 가지고, 플로팅존법 또는 자기장 인가 초크랄스키법에 의해 형성된 실리콘 기판과,
    상기 제1의 면에 설치되어, 상기 실리콘 기판 안의 용존 산소 또는 잔류 금속을 포착하는 게터링층이 잘린 흔적을 포함하는 흔적 부위와,
    상기 제1의 면에 설치되어, 상기 흔적 부위를 덮는 제1도전형의 제1도전 영역과,
    상기 제2의 면에 설치된 제2도전형의 제2도전 영역을 구비하고,
    상기 제1의 면과 상기 제2의 면 사이를 주전류가 관통하는 것을 특징으로 하는 반도체장치.
  14. 제1의 면 및 제2의 면을 가지고, 플로팅존법 또는 자기장 인가 초크랄스키법에 의해 형성된 실리콘 기판의 상기 제1의 면에, 상기 실리콘 기판 안의 용존 산소 또는 잔류 금속을 포착하는 게터링층을 형성하는 공정과,
    상기 실리콘 기판을 열처리하고, 상기 실리콘 기판 안의 상기 용존 산소 또는 상기 잔류 금속을 포착하는 공정과,
    상기 게터링층을 제거하는 공정과,
    상기 실리콘 기판의 상기 제1의 면에, 제1도전형의 제1도전 영역을 형성하는 공정과,
    상기 실리콘 기판의 상기 제2의 면에, 제2도전형의 제2도전 영역을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조 방법.
  15. 제 7항 내지 제 12항 및 제 14항 중 어느 한 항에 있어서,
    상기 게터링층을 형성하는 공정에 있어서,
    상기 플로팅존법 또는 상기 자기장 인가 초크랄스키법에 의해 형성된 소정 두께의 웨이퍼의 양면에 게터링층을 형성하고, 상기 웨이퍼를 두께 방향으로 수직인 면으로 2분할 하고, 상기 실리콘 기판을 얻는 것을 특징으로 하는 반도체장치의 제조 방법.
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