JPH0661234A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0661234A JPH0661234A JP4209336A JP20933692A JPH0661234A JP H0661234 A JPH0661234 A JP H0661234A JP 4209336 A JP4209336 A JP 4209336A JP 20933692 A JP20933692 A JP 20933692A JP H0661234 A JPH0661234 A JP H0661234A
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Abstract
(57)【要約】
【目的】素子動作領域内の電気的に活性な金属不純物の
濃度を十分に低くし、かつ、結晶欠陥を不活性化した半
導体装置の製造方法を提供すること。 【構成】ｐ型Ｓｉ基板１の表面から０．２μｍより深い
領域内に、水素及びフッ素からなる群から選ばれた少な
くとも一種の元素を含む不活性化層４を形成し、基板を
熱処理し、素子動作領域内の電気的に活性なＦｅ原子１
３を不活性化する半導体装置の製造方法。
濃度を十分に低くし、かつ、結晶欠陥を不活性化した半
導体装置の製造方法を提供すること。 【構成】ｐ型Ｓｉ基板１の表面から０．２μｍより深い
領域内に、水素及びフッ素からなる群から選ばれた少な
くとも一種の元素を含む不活性化層４を形成し、基板を
熱処理し、素子動作領域内の電気的に活性なＦｅ原子１
３を不活性化する半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子動作領域中
の電気的に活性な金属不純物及び結晶欠陥の濃度が低減
した半導体装置の製造方法に関する。
の電気的に活性な金属不純物及び結晶欠陥の濃度が低減
した半導体装置の製造方法に関する。
【０００２】
【従来の技術】シリコン結晶はＬＳＩ（大規模集積回
路）の基板材料として広く用いられており、結晶作成直
後においては金属原子や転位等の結晶欠陥が極めて少な
い。しかし、素子製造工程中には金属原子が混入したり
結晶欠陥が発生する機会が多数ある。これら汚染金属原
子や結晶欠陥はしばしば素子の電気特性を低下させる要
因となっている。素子製造における歩留まり向上を図る
ために、これら素子動作領域の電気的に活性な汚染金属
や結晶欠陥を低減させることを目的として、シリコン結
晶に対して、ゲッタリング処理又は水素プラズマを用い
た金属原子や結晶欠陥の不活性化処理等が行なわれてい
る。
路）の基板材料として広く用いられており、結晶作成直
後においては金属原子や転位等の結晶欠陥が極めて少な
い。しかし、素子製造工程中には金属原子が混入したり
結晶欠陥が発生する機会が多数ある。これら汚染金属原
子や結晶欠陥はしばしば素子の電気特性を低下させる要
因となっている。素子製造における歩留まり向上を図る
ために、これら素子動作領域の電気的に活性な汚染金属
や結晶欠陥を低減させることを目的として、シリコン結
晶に対して、ゲッタリング処理又は水素プラズマを用い
た金属原子や結晶欠陥の不活性化処理等が行なわれてい
る。
【０００３】ゲッタリング処理は、シリコン結晶中の素
子動作領域以外の特定部分に汚染金属原子を集める機能
をシリコン結晶に付与することで、素子動作領域の汚染
を低減する方法である。シリコン結晶にゲッタリング機
能を付与する方法には大別して次の二種類がある。すな
わち、ジャーナル オブ アプライド フィジックス
（Journal of Applied Physics）第５２巻、１９８１
年、５０９０頁に開示されているように、シリコンウエ
ハ裏面にアルゴンイオン注入層やリン拡散層を形成する
方法と、特開昭５５−３８０９８に開示されているよう
に、素子動作領域よりも深いウエハ内部に酸素析出層を
形成する方法である。
子動作領域以外の特定部分に汚染金属原子を集める機能
をシリコン結晶に付与することで、素子動作領域の汚染
を低減する方法である。シリコン結晶にゲッタリング機
能を付与する方法には大別して次の二種類がある。すな
わち、ジャーナル オブ アプライド フィジックス
（Journal of Applied Physics）第５２巻、１９８１
年、５０９０頁に開示されているように、シリコンウエ
ハ裏面にアルゴンイオン注入層やリン拡散層を形成する
方法と、特開昭５５−３８０９８に開示されているよう
に、素子動作領域よりも深いウエハ内部に酸素析出層を
形成する方法である。
【０００４】水素プラズマを用いた不純物や結晶欠陥の
電気的不活性化処理については、フィジカル レビュー
（Physical Review）Ｂ２６巻、１９８２年、７１０５
頁に、不純物としてＡｕを含むシリコン結晶を、２００
℃以下で、水素プラズマに晒すと、Ａｕ不純物が電気的
に不活性化されることが報告されている。また、アプラ
イド フィジックス レターズ（Applied Physics Lett
ers）３６巻、１９８０年、６７０頁には、結晶欠陥を
含むシリコン結晶を２００℃の水素プラズマに４時間晒
すことで、結晶欠陥が電気的に不活性化されることが報
告されている。
電気的不活性化処理については、フィジカル レビュー
（Physical Review）Ｂ２６巻、１９８２年、７１０５
頁に、不純物としてＡｕを含むシリコン結晶を、２００
℃以下で、水素プラズマに晒すと、Ａｕ不純物が電気的
に不活性化されることが報告されている。また、アプラ
イド フィジックス レターズ（Applied Physics Lett
ers）３６巻、１９８０年、６７０頁には、結晶欠陥を
含むシリコン結晶を２００℃の水素プラズマに４時間晒
すことで、結晶欠陥が電気的に不活性化されることが報
告されている。
【０００５】
【発明が解決しようとする課題】ゲッタリング処理は素
子動作領域から不純物を除去するための有効な方法であ
るが、金属原子の拡散現象を利用しているために不純物
の濃度が低くなるほどその除去が難しくなる。一方、近
年のＬＳＩの大規模化、高性能化に伴い、汚染不純物に
起因するリーク電流の許容値は年々低下している。例え
ば、最近の光電変換素子においては、従来のゲッタリン
グ処理では除去できない濃度の汚染金属不純物に起因す
るリーク電流が、素子不良の原因であると考えられてい
る。従って、従来のゲッタリング技術に代わる低濃度の
汚染不純物除去法が求められている。
子動作領域から不純物を除去するための有効な方法であ
るが、金属原子の拡散現象を利用しているために不純物
の濃度が低くなるほどその除去が難しくなる。一方、近
年のＬＳＩの大規模化、高性能化に伴い、汚染不純物に
起因するリーク電流の許容値は年々低下している。例え
ば、最近の光電変換素子においては、従来のゲッタリン
グ処理では除去できない濃度の汚染金属不純物に起因す
るリーク電流が、素子不良の原因であると考えられてい
る。従って、従来のゲッタリング技術に代わる低濃度の
汚染不純物除去法が求められている。
【０００６】水素プラズマによる不活性化処理は不純物
濃度が低い場合にも有効であり、ゲッタリング処理に代
わる有望な方法である。しかし、製造途中の半導体素子
を水素プラズマに晒すことは、水素による金属配線の劣
化や、プラズマから発生する高エネルギーの紫外線によ
る損傷等を伴い、素子信頼性の低下の原因となる。この
ことが不活性化処理を実用化する際の重大な障害となっ
ている。本発明の目的は、素子特性に影響を与えること
なく、素子動作領域内の電気的に活性な金属不純物の濃
度を十分に低くし、かつ、結晶欠陥を不活性化した半導
体装置の製造方法を提供することにある。
濃度が低い場合にも有効であり、ゲッタリング処理に代
わる有望な方法である。しかし、製造途中の半導体素子
を水素プラズマに晒すことは、水素による金属配線の劣
化や、プラズマから発生する高エネルギーの紫外線によ
る損傷等を伴い、素子信頼性の低下の原因となる。この
ことが不活性化処理を実用化する際の重大な障害となっ
ている。本発明の目的は、素子特性に影響を与えること
なく、素子動作領域内の電気的に活性な金属不純物の濃
度を十分に低くし、かつ、結晶欠陥を不活性化した半導
体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、表面から０．２
μｍより深い領域内に、水素及びフッ素からなる群から
選ばれた少なくとも一種の元素を含む不活性化層を持つ
半導体基板を熱処理するように構成したものである。こ
のような不活性化層を持つ半導体基板の製造は、半導体
基板に上記の元素を導入することによって、例えば、原
子又はイオン状態の水素、フッ素の少なくとも一方を注
入して得られる。また、半導体基板の表面に、水素及び
フッ素からなる群から選ばれた少なくとも一種の元素を
含む半導体層からなる不活性層を形成し、この上に、
０．２μｍより厚い半導体層を形成しても得られる。さ
らにまた、２枚の半導体基体のそれぞれの少なくとも一
方の面を、水素及びフッ素からなる群から選ばれた少な
くとも一種の原子により、表面ダングリングボンドをタ
ーミネイトし、この面を貼り合わせて１枚の半導体基板
としても得られる。
に、本発明の半導体装置の製造方法は、表面から０．２
μｍより深い領域内に、水素及びフッ素からなる群から
選ばれた少なくとも一種の元素を含む不活性化層を持つ
半導体基板を熱処理するように構成したものである。こ
のような不活性化層を持つ半導体基板の製造は、半導体
基板に上記の元素を導入することによって、例えば、原
子又はイオン状態の水素、フッ素の少なくとも一方を注
入して得られる。また、半導体基板の表面に、水素及び
フッ素からなる群から選ばれた少なくとも一種の元素を
含む半導体層からなる不活性層を形成し、この上に、
０．２μｍより厚い半導体層を形成しても得られる。さ
らにまた、２枚の半導体基体のそれぞれの少なくとも一
方の面を、水素及びフッ素からなる群から選ばれた少な
くとも一種の原子により、表面ダングリングボンドをタ
ーミネイトし、この面を貼り合わせて１枚の半導体基板
としても得られる。
【０００８】上記熱処理は、７００℃以下、２００℃以
上の温度で行なうことが好ましい。また、水素ガス又は
窒素ガス等の不活性ガスを少なくとも含む雰囲気で行な
うことが好ましい。また、上記の不活性化層の形成と熱
処理は、半導体素子の形成の所定の段階で行なうことが
できる。例えば、上記熱処理後に、半導体素子の形成を
行なってもよいし、半導体素子の一部を形成後、不活性
化層の形成と熱処理を行ない、残りの半導体素子の形成
を行なってもよい。
上の温度で行なうことが好ましい。また、水素ガス又は
窒素ガス等の不活性ガスを少なくとも含む雰囲気で行な
うことが好ましい。また、上記の不活性化層の形成と熱
処理は、半導体素子の形成の所定の段階で行なうことが
できる。例えば、上記熱処理後に、半導体素子の形成を
行なってもよいし、半導体素子の一部を形成後、不活性
化層の形成と熱処理を行ない、残りの半導体素子の形成
を行なってもよい。
【０００９】
【作用】イオン注入等によりシリコン結晶中に導入され
た原子又はイオン状態の水素若しくはフッ素は、結晶中
のドーパント不純物やイオン注入により形成された結晶
欠陥と結合して安定化し、不活性化層を形成する。この
結晶を２００℃以上に加熱すると、水素又はフッ素は結
合を切って原子又はイオン状態となり結晶中を拡散し始
める。拡散により素子形成領域に到達した水素又はフッ
素は、そこに金属原子や結晶欠陥等が存在する場合に
は、これらと反応して再び安定化すると共にこれらを電
気的に不活性化する。不活性化層を形成する深さは、素
子特性に影響を与えないように、素子動作時に空乏層が
到達する領域よりも深い領域内に形成することが望まし
い。換言すれば、半導体基板表面から０．２μｍより深
い領域内に形成することが望ましい。また、不活性化層
は、半導体基板表面から２０μｍより浅い領域内に形成
されることが望ましい。
た原子又はイオン状態の水素若しくはフッ素は、結晶中
のドーパント不純物やイオン注入により形成された結晶
欠陥と結合して安定化し、不活性化層を形成する。この
結晶を２００℃以上に加熱すると、水素又はフッ素は結
合を切って原子又はイオン状態となり結晶中を拡散し始
める。拡散により素子形成領域に到達した水素又はフッ
素は、そこに金属原子や結晶欠陥等が存在する場合に
は、これらと反応して再び安定化すると共にこれらを電
気的に不活性化する。不活性化層を形成する深さは、素
子特性に影響を与えないように、素子動作時に空乏層が
到達する領域よりも深い領域内に形成することが望まし
い。換言すれば、半導体基板表面から０．２μｍより深
い領域内に形成することが望ましい。また、不活性化層
は、半導体基板表面から２０μｍより浅い領域内に形成
されることが望ましい。
【００１０】不活性化に有効な温度は、不純物や結晶欠
陥の種類により異なっている。そのため、熱処理温度を
適当な温度範囲に設定することで、有害な金属不純物や
結晶欠陥を選択的に不活性化できる。しかも、この様な
熱処理であると、他の素子特性に影響を与えることが少
なく、実用上の効果が大である。換言すれば、水素又は
フッ素原子の拡散、再反応のための熱処理条件を、水素
ガス雰囲気中、熱処理温度を２００℃以上、７００℃以
下にすることが望ましい。
陥の種類により異なっている。そのため、熱処理温度を
適当な温度範囲に設定することで、有害な金属不純物や
結晶欠陥を選択的に不活性化できる。しかも、この様な
熱処理であると、他の素子特性に影響を与えることが少
なく、実用上の効果が大である。換言すれば、水素又は
フッ素原子の拡散、再反応のための熱処理条件を、水素
ガス雰囲気中、熱処理温度を２００℃以上、７００℃以
下にすることが望ましい。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。 実施例１ 図１は、本実施例の半導体装置の製造工程図である。図
１（ａ）に示すように、ドーパントとしてＢを含み、チ
ョクラルスキー法で製造した、（１００）方位の抵抗率
１０Ωｃｍのｐ型シリコン基板１に、不純物としてＦｅ
原子２が混入されており、バンドギャップ中の価電子帯
の上端から＋０．３８ｅＶに深い準位を形成している。
ＤＬＴＳ（ディープ レベル トランジェント スペク
トロスコピー）測定によると、この様な深い準位を形成
している電気的に活性なＦｅの濃度は１．２×１０13ｃ
ｍ~3である。図１（ｂ）に示すように、このｐ型Ｓｉ基
板１に、室温において注入エネルギー３４０ｋｅＶで水
素イオン３を注入する。注入量は１．０×１０16ｃｍ~2
である。この結果、基板表面から約３μｍの領域に水素
が高濃度に存在する不活性化層４が形成される。
て説明する。 実施例１ 図１は、本実施例の半導体装置の製造工程図である。図
１（ａ）に示すように、ドーパントとしてＢを含み、チ
ョクラルスキー法で製造した、（１００）方位の抵抗率
１０Ωｃｍのｐ型シリコン基板１に、不純物としてＦｅ
原子２が混入されており、バンドギャップ中の価電子帯
の上端から＋０．３８ｅＶに深い準位を形成している。
ＤＬＴＳ（ディープ レベル トランジェント スペク
トロスコピー）測定によると、この様な深い準位を形成
している電気的に活性なＦｅの濃度は１．２×１０13ｃ
ｍ~3である。図１（ｂ）に示すように、このｐ型Ｓｉ基
板１に、室温において注入エネルギー３４０ｋｅＶで水
素イオン３を注入する。注入量は１．０×１０16ｃｍ~2
である。この結果、基板表面から約３μｍの領域に水素
が高濃度に存在する不活性化層４が形成される。
【００１２】次に、このｐ型Ｓｉ基板１に、図１（ｃ）
に示すように、水素雰囲気中で４００℃、３０分間の熱
処理を施す。すると、不活性化層４から水素原子５が熱
的に解離し、Ｆｅ原子２と結合し、電気的に不活性とな
ったＦｅ原子（以下、水素化Ｆｅ原子という）２’が形
成される。この結果、ＤＬＴＳ測定により検出される電
気的に活性なＦｅの濃度は、５．０×１０11ｃｍ~3（Ｄ
ＬＴＳ測定による検出感度の下限）以下にまで減少し、
不純物として混入したＦｅ原子が電気的に不活性化され
たｐ型Ｓｉ基板１が得られる。
に示すように、水素雰囲気中で４００℃、３０分間の熱
処理を施す。すると、不活性化層４から水素原子５が熱
的に解離し、Ｆｅ原子２と結合し、電気的に不活性とな
ったＦｅ原子（以下、水素化Ｆｅ原子という）２’が形
成される。この結果、ＤＬＴＳ測定により検出される電
気的に活性なＦｅの濃度は、５．０×１０11ｃｍ~3（Ｄ
ＬＴＳ測定による検出感度の下限）以下にまで減少し、
不純物として混入したＦｅ原子が電気的に不活性化され
たｐ型Ｓｉ基板１が得られる。
【００１３】以下、図１（ｄ）に示すように、このｐ型
Ｓｉ基板１表面を熱酸化してゲートＳｉＯ2膜２４を形
成し、ついで多結晶Ｓｉよりなるプレート２０を形成
し、所定のパターンとし、さらにその表面を熱酸化す
る。多結晶Ｓｉゲート２１を形成し、所定のパターンと
し、ドレイン２５、ソース２６を形成し、表面にリンガ
ラス２３の層を設け、開孔し、Ａｌ配線２２を設け、Ｄ
ＲＡＭ（ダイナミック ランダム アクセス メモリ
ー）素子を形成する。
Ｓｉ基板１表面を熱酸化してゲートＳｉＯ2膜２４を形
成し、ついで多結晶Ｓｉよりなるプレート２０を形成
し、所定のパターンとし、さらにその表面を熱酸化す
る。多結晶Ｓｉゲート２１を形成し、所定のパターンと
し、ドレイン２５、ソース２６を形成し、表面にリンガ
ラス２３の層を設け、開孔し、Ａｌ配線２２を設け、Ｄ
ＲＡＭ（ダイナミック ランダム アクセス メモリ
ー）素子を形成する。
【００１４】なお、水素イオンに代えてフッ素イオンを
用い、注入エネルギー９００ｋｅＶ、熱処理温度６００
℃としても同様の効果が得られる。また、熱処理の雰囲
気は、窒素ガス等の不活性ガス雰囲気でも同様の効果が
得られる。また、上記実施例は、予めｐ型Ｓｉ基板中の
Ｆｅ原子を電気的に不活性化してから半導体素子を形成
したが、半導体素子製造工程の所定の段階で、例えば、
プレート表面を熱酸化した後に、上記のＦｅ原子の不活
性化を行なってもよい。
用い、注入エネルギー９００ｋｅＶ、熱処理温度６００
℃としても同様の効果が得られる。また、熱処理の雰囲
気は、窒素ガス等の不活性ガス雰囲気でも同様の効果が
得られる。また、上記実施例は、予めｐ型Ｓｉ基板中の
Ｆｅ原子を電気的に不活性化してから半導体素子を形成
したが、半導体素子製造工程の所定の段階で、例えば、
プレート表面を熱酸化した後に、上記のＦｅ原子の不活
性化を行なってもよい。
【００１５】実施例２ 図２は、本実施例の半導体装置の製造工程図である。図
２（ａ）は、ｐ型Ｓｉ基板６上に、ＣＶＤ法（化学気相
成長法）により厚さ１μｍの水素を含む多結晶Ｓｉ膜７
を形成し、さらに、厚さ１０μｍのＳｉ結晶層８をエピ
タキシャル成長させた構造を有する半導体基板を表す。
Ｓｉ結晶層８中には、エピタキシャル成長途上で混入し
たＦｅ原子９が含まれており、その濃度はＤＬＴＳ測定
から３．７×１０13ｃｍ~3である。
２（ａ）は、ｐ型Ｓｉ基板６上に、ＣＶＤ法（化学気相
成長法）により厚さ１μｍの水素を含む多結晶Ｓｉ膜７
を形成し、さらに、厚さ１０μｍのＳｉ結晶層８をエピ
タキシャル成長させた構造を有する半導体基板を表す。
Ｓｉ結晶層８中には、エピタキシャル成長途上で混入し
たＦｅ原子９が含まれており、その濃度はＤＬＴＳ測定
から３．７×１０13ｃｍ~3である。
【００１６】この半導体基板に、図２（ｂ）に示すよう
に、水素雰囲気中で４００℃、３０分間の熱処理を施
す。すると、水素を含む多結晶Ｓｉ膜７から水素原子１
０が放出され、Ｆｅ原子９と結合し、水素化Ｆｅ原子
９’が形成される。この結果、電気的に活性なＦｅの濃
度は、５．０×１０11ｃｍ~3（ＤＬＴＳによる検出感度
の下限）以下にまで減少し、不純物として混入したＦｅ
原子が電気的に不活性化された半導体基板が得られる。
以下、実施例１と同様にして、この半導体基板上に半導
体素子を形成する。なお、水素を含む多結晶Ｓｉ膜７に
代えて、フッ素を含む多結晶Ｓｉ膜を用い、熱処理温度
を６００℃としても同様の効果が得られる。
に、水素雰囲気中で４００℃、３０分間の熱処理を施
す。すると、水素を含む多結晶Ｓｉ膜７から水素原子１
０が放出され、Ｆｅ原子９と結合し、水素化Ｆｅ原子
９’が形成される。この結果、電気的に活性なＦｅの濃
度は、５．０×１０11ｃｍ~3（ＤＬＴＳによる検出感度
の下限）以下にまで減少し、不純物として混入したＦｅ
原子が電気的に不活性化された半導体基板が得られる。
以下、実施例１と同様にして、この半導体基板上に半導
体素子を形成する。なお、水素を含む多結晶Ｓｉ膜７に
代えて、フッ素を含む多結晶Ｓｉ膜を用い、熱処理温度
を６００℃としても同様の効果が得られる。
【００１７】実施例３ 図３は、張り合わせＳｉ基板を用いた本実施例の半導体
装置の製造工程図である。図３（ａ）中、１１は表面ダ
ングリングボンドを水素原子１２でターミネイトしたｐ
型Ｓｉ基体である。また、１３は不純物として混入した
Ｆｅ原子であり、その濃度はＤＬＴＳ測定から７．５×
１０11ｃｍ~3である。つぎに図３（ｂ）に示すように、
このｐ型Ｓｉ基体１１の二枚を、水素原子１２でターミ
ネイトされた面で張り合わせ、水素雰囲気中で４００
℃、３０分間の熱処理を施すと、二枚の基板は接合さ
れ、結晶中に水素原子１２’を放出する。水素原子１
２’は基板中のＦｅ原子１３と結合し、水素化Ｆｅ原子
１３’が形成される。この結果、電気的に活性なＦｅの
濃度は、５．０×１０11ｃｍ~3（ＤＬＴＳ測定による検
出感度の下限）以下にまで減少し、不純物として混入し
たＦｅ原子が電気的に不活性化された張り合わせシリコ
ン基板が得られる。基板の一方の裏面を研磨し、その厚
みを１０μｍとする。以下、実施例１と同様にして、図
３（ｃ）に示すように、研磨した方の面に半導体素子を
形成する。なお、フッ素原子を用いて表面ダングリング
ボンドをターミネイトし、熱処理温度を６００℃とし、
以下、上記と同様に処理しても同様の結果が得られる。
装置の製造工程図である。図３（ａ）中、１１は表面ダ
ングリングボンドを水素原子１２でターミネイトしたｐ
型Ｓｉ基体である。また、１３は不純物として混入した
Ｆｅ原子であり、その濃度はＤＬＴＳ測定から７．５×
１０11ｃｍ~3である。つぎに図３（ｂ）に示すように、
このｐ型Ｓｉ基体１１の二枚を、水素原子１２でターミ
ネイトされた面で張り合わせ、水素雰囲気中で４００
℃、３０分間の熱処理を施すと、二枚の基板は接合さ
れ、結晶中に水素原子１２’を放出する。水素原子１
２’は基板中のＦｅ原子１３と結合し、水素化Ｆｅ原子
１３’が形成される。この結果、電気的に活性なＦｅの
濃度は、５．０×１０11ｃｍ~3（ＤＬＴＳ測定による検
出感度の下限）以下にまで減少し、不純物として混入し
たＦｅ原子が電気的に不活性化された張り合わせシリコ
ン基板が得られる。基板の一方の裏面を研磨し、その厚
みを１０μｍとする。以下、実施例１と同様にして、図
３（ｃ）に示すように、研磨した方の面に半導体素子を
形成する。なお、フッ素原子を用いて表面ダングリング
ボンドをターミネイトし、熱処理温度を６００℃とし、
以下、上記と同様に処理しても同様の結果が得られる。
【００１８】以上、本発明の実施例を述べたが、本発明
は上記の実施例にのみ限定されるものではない。水素イ
オン注入のエネルギーは、基板上に作製される素子の構
造や不活性化すべき不純物、結晶欠陥の種類等により５
０ｋｅＶ以上の所定の値に設定可能である。不純物原子
を水素原子と結合させ不活性化させるための熱処理温度
も同様に、２００℃以上、７００℃以下の範囲内で温度
設定が可能であり、水素雰囲気中に限らず不活性ガス
（アルゴン、ヘリウム又は窒素）を含む雰囲気中で熱処
理を行なってもよい。Ｓｉ基板はｐ型基板に限定される
ものではなく、ｎ型Ｓｉ基板でもよい。さらにＳｉ基板
以外の、ゲルマニウム又はガリウム・ヒ素等の基板でも
よい。また、電気的に不活性化される汚染金属不純物も
Ｆｅ原子に限定されるものではなく、Ｎｉ、Ｉｎ、Ａｕ
等の深い準位を形成するほとんどの金属原子に適用でき
る。さらには、レーザー光照射又はイオン注入により発
生する結晶欠陥に対しても有効である。
は上記の実施例にのみ限定されるものではない。水素イ
オン注入のエネルギーは、基板上に作製される素子の構
造や不活性化すべき不純物、結晶欠陥の種類等により５
０ｋｅＶ以上の所定の値に設定可能である。不純物原子
を水素原子と結合させ不活性化させるための熱処理温度
も同様に、２００℃以上、７００℃以下の範囲内で温度
設定が可能であり、水素雰囲気中に限らず不活性ガス
（アルゴン、ヘリウム又は窒素）を含む雰囲気中で熱処
理を行なってもよい。Ｓｉ基板はｐ型基板に限定される
ものではなく、ｎ型Ｓｉ基板でもよい。さらにＳｉ基板
以外の、ゲルマニウム又はガリウム・ヒ素等の基板でも
よい。また、電気的に不活性化される汚染金属不純物も
Ｆｅ原子に限定されるものではなく、Ｎｉ、Ｉｎ、Ａｕ
等の深い準位を形成するほとんどの金属原子に適用でき
る。さらには、レーザー光照射又はイオン注入により発
生する結晶欠陥に対しても有効である。
【００１９】
【発明の効果】上述の如く、本発明によれば、素子動作
領域内の電気的に活性な不純物や結晶欠陥の濃度を低く
押さえることができるため、金属、特に重金属汚染に起
因する素子特性の劣化を押さえ、また半導体素子製造工
程に応用した場合には歩留まりを大きく向上させること
ができる。
領域内の電気的に活性な不純物や結晶欠陥の濃度を低く
押さえることができるため、金属、特に重金属汚染に起
因する素子特性の劣化を押さえ、また半導体素子製造工
程に応用した場合には歩留まりを大きく向上させること
ができる。
【図１】本発明の実施例１の半導体装置の製造工程図で
ある。
ある。
【図２】本発明の実施例２の半導体装置の製造工程図で
ある。
ある。
【図３】本発明の実施例３の半導体装置の製造工程図で
ある。
ある。
１、６、１１’ ｐ型Ｓｉ基板 ２、９、１３ Ｆｅ原子 ２’、９’、１３’ 水素化Ｆｅ原子 ３ 水素イオン ４ 不活性化層 ５、１０、１２、１２’ 水素原子 ７ 多結晶Ｓｉ膜 ８ Ｓｉ結晶層 １１ ｐ型Ｓｉ基体 ２０ プレート ２１ 多結晶Ｓｉゲート ２２ Ａｌ配線 ２３ リンガラス ２４ ゲートＳｉＯ2膜 ２５ ドレイン ２６ ソース
Claims (10)
- 【請求項１】半導体基板の表面から０．２μｍより深い
領域内に、水素及びフッ素からなる群から選ばれた少な
くとも一種の元素を含む不活性化層を形成する工程と、
半導体基板を熱処理する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】請求項１記載の半導体装置の製造方法にお
いて、上記不活性化層を形成する工程は、水素イオン及
びフッ素イオンからなる群から選ばれた少なくとも一種
のイオンを注入して行なうことを特徴とする半導体装置
の製造方法。 - 【請求項３】半導体基板の表面に、水素及びフッ素から
なる群から選ばれた少なくとも一種の元素を含む半導体
層からなる不活性層を形成する工程と、該不活性層上
に、０．２μｍより厚い半導体層を形成する工程と、半
導体基板を熱処理する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項４】請求項１から３のいずれか一に記載の半導
体装置の製造方法において、上記半導体基板は、シリコ
ンよりなることを特徴とする半導体装置の製造方法。 - 【請求項５】２枚の半導体基体のそれぞれの少なくとも
一方の面を、水素及びフッ素からなる群から選ばれた少
なくとも一種の原子により、表面ダングリングボンドを
ターミネイトする工程と、２枚の半導体基体の表面ダン
グリングボンドがターミネイトされた面を貼り合わせて
１枚の半導体基板とする工程と、半導体基板を熱処理す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項６】請求項５記載の半導体装置の製造方法にお
いて、上記半導体基体は、シリコンよりなることを特徴
とする半導体装置の製造方法。 - 【請求項７】請求項１から６のいずれか一に記載の半導
体装置の製造方法において、上記熱処理する工程は、７
００℃以下、２００℃以上の温度で行なうことを特徴と
する半導体装置の製造方法。 - 【請求項８】請求項１から７のいずれか一に記載の半導
体装置の製造方法において、上記熱処理は、水素ガス又
は不活性ガスを少なくとも含む雰囲気で行なうことを特
徴とする半導体装置の製造方法。 - 【請求項９】請求項１から８のいずれか一に記載の半導
体装置の製造方法において、上記半導体装置は、メモリ
素子が設けられた半導体装置であることを特徴とする半
導体装置の製造方法。 - 【請求項１０】請求項１から８のいずれか一に記載の半
導体装置の製造方法において、上記半導体基板を熱処理
する工程の後に、上記半導体基板に半導体素子を形成す
る工程を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209336A JPH0661234A (ja) | 1992-08-06 | 1992-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209336A JPH0661234A (ja) | 1992-08-06 | 1992-08-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661234A true JPH0661234A (ja) | 1994-03-04 |
Family
ID=16571267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209336A Pending JPH0661234A (ja) | 1992-08-06 | 1992-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661234A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999013502A1 (fr) * | 1997-09-08 | 1999-03-18 | Hitachi, Ltd. | Procede de fabrication de substrat de semi-conducteur forme par epitaxie |
| WO2015034075A1 (ja) * | 2013-09-04 | 2015-03-12 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
| JP2015115332A (ja) * | 2013-12-06 | 2015-06-22 | 信越半導体株式会社 | 貼り合わせｓｏｉウェーハの製造方法 |
-
1992
- 1992-08-06 JP JP4209336A patent/JPH0661234A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999013502A1 (fr) * | 1997-09-08 | 1999-03-18 | Hitachi, Ltd. | Procede de fabrication de substrat de semi-conducteur forme par epitaxie |
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| JP2015050425A (ja) * | 2013-09-04 | 2015-03-16 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
| CN105659367A (zh) * | 2013-09-04 | 2016-06-08 | 胜高股份有限公司 | 硅晶片及其制造方法 |
| KR20170077099A (ko) * | 2013-09-04 | 2017-07-05 | 가부시키가이샤 사무코 | 에피택셜 웨이퍼, 접합 웨이퍼 및 이들의 제조 방법 |
| CN111508819A (zh) * | 2013-09-04 | 2020-08-07 | 胜高股份有限公司 | 硅晶片及其制造方法 |
| CN111508819B (zh) * | 2013-09-04 | 2024-06-14 | 胜高股份有限公司 | 硅晶片及其制造方法 |
| JP2015115332A (ja) * | 2013-12-06 | 2015-06-22 | 信越半導体株式会社 | 貼り合わせｓｏｉウェーハの製造方法 |
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