JPS6149427A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6149427A JPS6149427A JP17206684A JP17206684A JPS6149427A JP S6149427 A JPS6149427 A JP S6149427A JP 17206684 A JP17206684 A JP 17206684A JP 17206684 A JP17206684 A JP 17206684A JP S6149427 A JPS6149427 A JP S6149427A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、内部に選択的に結晶欠陥を生ぜしめたシリコ
ン基板を形成する半導体装置の製造方法に関する。
ン基板を形成する半導体装置の製造方法に関する。
従来例の構成とその問題点
従来、半導体装置のシリコン基板内部には特に結晶欠陥
は作られていなかった。しかしながら、最近になり、い
わゆるＩ ｎｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ（Ｉ
Ｇ）とよばれる熱処理法により基板内部には結晶欠陥領
域（４′）を有せしめ、その表面近傍は無欠陥層（３′
）とする第１図に示すようなシリコン基板（１′）が考
えられるようになった。この結晶欠陥領域（４′）は製
造工程中に混入する不要な重金属不純物をゲッターして
半導体素子の性能を向上させるとともに光あるいは電気
的に注入された不用なキャリアの再結合中心として働き
、半導体装置の性能、歩留りなどを向上させている。
は作られていなかった。しかしながら、最近になり、い
わゆるＩ ｎｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ（Ｉ
Ｇ）とよばれる熱処理法により基板内部には結晶欠陥領
域（４′）を有せしめ、その表面近傍は無欠陥層（３′
）とする第１図に示すようなシリコン基板（１′）が考
えられるようになった。この結晶欠陥領域（４′）は製
造工程中に混入する不要な重金属不純物をゲッターして
半導体素子の性能を向上させるとともに光あるいは電気
的に注入された不用なキャリアの再結合中心として働き
、半導体装置の性能、歩留りなどを向上させている。
しかしながら第１図に示す構造では（イ）で示すように
基板深部を通るキャリアの消滅には効果的であるが、表
面近傍を移動する（口）のような不所望なキャリアは消
滅させることができない。そのため不用なキャリアが活
性領域に注入され、装置の誤動作や特性劣化を招くこと
がしばしば発生する。このような現象は近年のように半
導体装置が微細にかつ高集積化が進められてくると非常
に大きな問題となる。
基板深部を通るキャリアの消滅には効果的であるが、表
面近傍を移動する（口）のような不所望なキャリアは消
滅させることができない。そのため不用なキャリアが活
性領域に注入され、装置の誤動作や特性劣化を招くこと
がしばしば発生する。このような現象は近年のように半
導体装置が微細にかつ高集積化が進められてくると非常
に大きな問題となる。
発明の目的
本発明は上記従来技術の欠点を除去し、表面層を移動す
る不用キャリアの素子への注入を解消する半導体装置の
製造方法を提供するものである。
る不用キャリアの素子への注入を解消する半導体装置の
製造方法を提供するものである。
発明の構成
本発明の半導体装置の製造方法は、シリコン基板表面の
素子間領域にイオン注入法にて選択的に酸素原子を打ち
込み、素子領域を取り囲むように結晶欠陥層を形成する
ことを特徴とするものである。
素子間領域にイオン注入法にて選択的に酸素原子を打ち
込み、素子領域を取り囲むように結晶欠陥層を形成する
ことを特徴とするものである。
実施例の説明
以下本発明の一実施例を図面を参照して詳述する。第２
図は本発明による第１の実施例を示す工程図である。先
ず第１の工程としてＣＺ型シリコン基板を高温熱処理す
る。この目的はシリコン表面からシリコン中の酸素原子
を基板外へ拡散させ基板表面近傍の酸素濃度を低下させ
ることにある。
図は本発明による第１の実施例を示す工程図である。先
ず第１の工程としてＣＺ型シリコン基板を高温熱処理す
る。この目的はシリコン表面からシリコン中の酸素原子
を基板外へ拡散させ基板表面近傍の酸素濃度を低下させ
ることにある。
いわゆるＩＧ焙処理おける外方拡散の工程である。
本実施例では１１００℃、Ａｒ９１時間の処理を行なっ
た。第２図（ａ）におけるシリコン基板（１）上の領域
Ｉは酸素濃度が減少した領域で、通常デンディッド・ゾ
ーン（ｄｅｎｎｄｅｄ ｚｏｎｅ）と呼ばれ、本実施例
では約１０μｍの巾をもっている。この巾は熱処理条件
により数１０μｍまで制御可能である。シリコン基板（
１）内の領域■は熱処理を施こしても酸素濃度がほとん
ど変化しないバルク層である。次に第２図（ｂ）におい
て、前記領域Ｉに選択的に酸素原子をイオン注入する。
た。第２図（ａ）におけるシリコン基板（１）上の領域
Ｉは酸素濃度が減少した領域で、通常デンディッド・ゾ
ーン（ｄｅｎｎｄｅｄ ｚｏｎｅ）と呼ばれ、本実施例
では約１０μｍの巾をもっている。この巾は熱処理条件
により数１０μｍまで制御可能である。シリコン基板（
１）内の領域■は熱処理を施こしても酸素濃度がほとん
ど変化しないバルク層である。次に第２図（ｂ）におい
て、前記領域Ｉに選択的に酸素原子をイオン注入する。
すなわち、活性領域Ｉ（Ａ）となるシリコン基板（１）
上にイオン注入のストッパーとなるレジスト（２）ある
いは誘電体薄膜を被覆し、シリコン基板（１）内の素子
間となる領域１（Ｂ）に酸素原子を注入する。本実施例
の注入条件は加速エネルギーが１００ＫｅＶ、注入量は
ｌＸｌ０”ａｔｍ／”である。注入層（３）における酸
素注入量は結晶欠陥を発生させるに必要な酸素濃度（約
８ Ｘ １０１７ａｉ、／ａＪ）以上あればよく、欠陥
領域（ＩＩ）の所望深さにより適宜設定すればよい。注
入後は酸素濃度プロファイルの最適化を図るためドライ
ブインを行なう。本実施例ではＮ２中１０００℃、１時
間とした。第３の工程は結晶欠陥の育成である。熱処理
によりシリコン基板（１）内に存在する酸素原子をエン
ブリオとした結晶欠陥の核生成を行ない、析出物あるい
は転位ループ、積層欠陥として結晶欠陥の成長を促がす
。本実施例の熱処理トシテ７００′ｃＮ２中１６時間の
低温熱処理後１０００℃Ｎ２中６時間の中温処理を施こ
した。第２図（ｃ）はこのような熱処理後１１！察した
結晶欠陥の分布を示している。（ｎ）の領域はＣＺ型シ
リコン基板内に含まれていた酸素原子（８Ｘ １０１７
ａｔ、／ａｔ？以上）により、またＩ （Ｂ）の領域は
本発明による注入法の酸素により形成された欠陥層で、
活性領域工（Ａ）の層を取り囲むように構成されている
。第２図（ｄ）は上記方法にて形成したシリコン基板（
１）上の無欠陥領域である活性領域Ｉ （Ａ）内に標準
プロセスを用いてＮ型ＭＯ８半導体素子を製作した例で
ある。ここで、（２１）はソース、（２２）はドレイン
、（２３）はゲート、（２４）はソース電極、（２５）
はドレイン電極である。各素子は結晶欠陥により完全に
分離され、表面層を伝搬してくる不用なキャリアの影響
を全く受けない構造となっている。
上にイオン注入のストッパーとなるレジスト（２）ある
いは誘電体薄膜を被覆し、シリコン基板（１）内の素子
間となる領域１（Ｂ）に酸素原子を注入する。本実施例
の注入条件は加速エネルギーが１００ＫｅＶ、注入量は
ｌＸｌ０”ａｔｍ／”である。注入層（３）における酸
素注入量は結晶欠陥を発生させるに必要な酸素濃度（約
８ Ｘ １０１７ａｉ、／ａＪ）以上あればよく、欠陥
領域（ＩＩ）の所望深さにより適宜設定すればよい。注
入後は酸素濃度プロファイルの最適化を図るためドライ
ブインを行なう。本実施例ではＮ２中１０００℃、１時
間とした。第３の工程は結晶欠陥の育成である。熱処理
によりシリコン基板（１）内に存在する酸素原子をエン
ブリオとした結晶欠陥の核生成を行ない、析出物あるい
は転位ループ、積層欠陥として結晶欠陥の成長を促がす
。本実施例の熱処理トシテ７００′ｃＮ２中１６時間の
低温熱処理後１０００℃Ｎ２中６時間の中温処理を施こ
した。第２図（ｃ）はこのような熱処理後１１！察した
結晶欠陥の分布を示している。（ｎ）の領域はＣＺ型シ
リコン基板内に含まれていた酸素原子（８Ｘ １０１７
ａｔ、／ａｔ？以上）により、またＩ （Ｂ）の領域は
本発明による注入法の酸素により形成された欠陥層で、
活性領域工（Ａ）の層を取り囲むように構成されている
。第２図（ｄ）は上記方法にて形成したシリコン基板（
１）上の無欠陥領域である活性領域Ｉ （Ａ）内に標準
プロセスを用いてＮ型ＭＯ８半導体素子を製作した例で
ある。ここで、（２１）はソース、（２２）はドレイン
、（２３）はゲート、（２４）はソース電極、（２５）
はドレイン電極である。各素子は結晶欠陥により完全に
分離され、表面層を伝搬してくる不用なキャリアの影響
を全く受けない構造となっている。
第３図は本発明による第２の実施例で、エビウェーハに
適用したものである。前記第１の実施例で述べた第１の
工程すなわち基板表面付近の酸素原子の外方拡散処理を
省略し、本質的に酸素原子を含まないエビ層を表面無欠
陥層として使用している。第２の工程以後は第２図に示
す（ｂ）〜（ｄ）と同じプロセスである。図中、（１２
）がエビ層で、半導体装置が形成される活性領域周辺の
構造は第１の実施例と全く同じものとなっている。
適用したものである。前記第１の実施例で述べた第１の
工程すなわち基板表面付近の酸素原子の外方拡散処理を
省略し、本質的に酸素原子を含まないエビ層を表面無欠
陥層として使用している。第２の工程以後は第２図に示
す（ｂ）〜（ｄ）と同じプロセスである。図中、（１２
）がエビ層で、半導体装置が形成される活性領域周辺の
構造は第１の実施例と全く同じものとなっている。
ただ第２の実施例ではエビ層（１２）下のエビ基板（１
１）の材質選択によりドーパントの種類や濃度が任意に
かえられるという特徴が付加される。極端な場合には基
板（１１）内のドーパント量を十分高くしておけばキャ
リアのライフタイムは実効的に小さくなり、含有酸素に
起因する結晶欠陥の発生がなくてもバルク内における不
用キャリアの消滅という効果は維持される。
１）の材質選択によりドーパントの種類や濃度が任意に
かえられるという特徴が付加される。極端な場合には基
板（１１）内のドーパント量を十分高くしておけばキャ
リアのライフタイムは実効的に小さくなり、含有酸素に
起因する結晶欠陥の発生がなくてもバルク内における不
用キャリアの消滅という効果は維持される。
発明の効果
以上本発明によれば、シリコン基板表面の素子間領域に
イオン注入法にて選択的に酸素原子を打ち込み、素子領
域に半導体素子を形成するので、素子と素子の間に作ら
れた結晶欠陥により基板表面層を伝搬す４不用なキャリ
アを消滅させることができる。その結果各素子の独立性
を守り、外乱による影響を小さくすることが可能となっ
た。また、本発明のようにシリコン基板表面近傍に導入
した結晶欠陥は製造工程中の汚染により表面から混入す
る不用な不純物を効率よくゲッターする作用があり、表
面欠陥の発生も抑えることができる。
イオン注入法にて選択的に酸素原子を打ち込み、素子領
域に半導体素子を形成するので、素子と素子の間に作ら
れた結晶欠陥により基板表面層を伝搬す４不用なキャリ
アを消滅させることができる。その結果各素子の独立性
を守り、外乱による影響を小さくすることが可能となっ
た。また、本発明のようにシリコン基板表面近傍に導入
した結晶欠陥は製造工程中の汚染により表面から混入す
る不用な不純物を効率よくゲッターする作用があり、表
面欠陥の発生も抑えることができる。
本発明はこれまでなされなかった上記利点をもつシリコ
ン基板を再現性良く作ることを可能にするとともに、注
入技術の特徴を活かして結晶欠陥の形成においてその密
度、発生位置および寸法精度等の制御性が高くなり、微
細化が進む大規模集積素子用製造方法として優れたもの
である。 なお、本発明はバルク内において結晶欠陥を
形成しないような含有酸素濃度が低いＦＺウェーハや低
酸素（８Ｘ１０１７ａｔｌｌｌ／ｄ以下）ＣＺウェーハ
に対しても表面近傍での不用キャリア消滅に対してその
効果を十分発揮することはいうまでもない。
ン基板を再現性良く作ることを可能にするとともに、注
入技術の特徴を活かして結晶欠陥の形成においてその密
度、発生位置および寸法精度等の制御性が高くなり、微
細化が進む大規模集積素子用製造方法として優れたもの
である。 なお、本発明はバルク内において結晶欠陥を
形成しないような含有酸素濃度が低いＦＺウェーハや低
酸素（８Ｘ１０１７ａｔｌｌｌ／ｄ以下）ＣＺウェーハ
に対しても表面近傍での不用キャリア消滅に対してその
効果を十分発揮することはいうまでもない。
第１図は従来例のＩＧ構造シリコン基板上に作グ
られるＭＯ８型半導体装置の断面図、第２図は本
発明による第１の実施例を示す製造工程図、第３図はエ
ビウェーハを用いた本発明による第２の実施例の断面図
である。 １・・・シリコン基板、２・・・レジスト膜、３・・・
酸素イオン注入層、４・・・結晶欠陥領域、１１・・・
エビ基板、１２・・・エビ層 代理人 森 本 義 弘 第１図 第３図 第２図
られるＭＯ８型半導体装置の断面図、第２図は本
発明による第１の実施例を示す製造工程図、第３図はエ
ビウェーハを用いた本発明による第２の実施例の断面図
である。 １・・・シリコン基板、２・・・レジスト膜、３・・・
酸素イオン注入層、４・・・結晶欠陥領域、１１・・・
エビ基板、１２・・・エビ層 代理人 森 本 義 弘 第１図 第３図 第２図
Claims (1)
- １、シリコン基板表面の素子間領域にイオン注入法にて
選択的に酸素原子を打ち込み、素子領域を取り囲むよう
に結晶欠陥層を形成する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17206684A JPS6149427A (ja) | 1984-08-17 | 1984-08-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17206684A JPS6149427A (ja) | 1984-08-17 | 1984-08-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149427A true JPS6149427A (ja) | 1986-03-11 |
Family
ID=15934900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17206684A Pending JPS6149427A (ja) | 1984-08-17 | 1984-08-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149427A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06197830A (ja) * | 1992-12-30 | 1994-07-19 | Akira Yamamoto | 中間底壁を備えた置物兼用容器の製造方法とこの方法による置物兼用容器 |
| JP2001015518A (ja) * | 1999-06-28 | 2001-01-19 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| WO2005020307A1 (en) * | 2003-08-14 | 2005-03-03 | Ibis Technology Corporation | Internal gettering in simox soi silicon substrates |
-
1984
- 1984-08-17 JP JP17206684A patent/JPS6149427A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06197830A (ja) * | 1992-12-30 | 1994-07-19 | Akira Yamamoto | 中間底壁を備えた置物兼用容器の製造方法とこの方法による置物兼用容器 |
| JP2001015518A (ja) * | 1999-06-28 | 2001-01-19 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| WO2005020307A1 (en) * | 2003-08-14 | 2005-03-03 | Ibis Technology Corporation | Internal gettering in simox soi silicon substrates |
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