JPH0410544A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0410544A JPH0410544A JP11004090A JP11004090A JPH0410544A JP H0410544 A JPH0410544 A JP H0410544A JP 11004090 A JP11004090 A JP 11004090A JP 11004090 A JP11004090 A JP 11004090A JP H0410544 A JPH0410544 A JP H0410544A
- Authority
- JP
- Japan
- Prior art keywords
- crystal
- silicon
- implanted
- epitaxial crystal
- grown
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 239000013078 crystal Substances 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 19
- -1 carbon ions Chemical class 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 abstract description 38
- 239000010703 silicon Substances 0.000 abstract description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 37
- 230000007547 defect Effects 0.000 abstract description 13
- 238000005530 etching Methods 0.000 abstract description 5
- 230000003647 oxidation Effects 0.000 abstract description 5
- 238000007254 oxidation reaction Methods 0.000 abstract description 5
- 229910052760 oxygen Inorganic materials 0.000 abstract description 4
- 239000001301 oxygen Substances 0.000 abstract description 4
- 238000000206 photolithography Methods 0.000 abstract description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 2
- 230000001939 inductive effect Effects 0.000 abstract 2
- 238000005468 ion implantation Methods 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
従来エピタキシャル結晶層およびエピタキシャル結晶表
面の欠陥を低減するため、シリコン基板内部に結晶欠陥
を形成し重金属不純物等をゲッタリングすることがおこ
なわれていた。例えば、シリコン基板に酸素イオンを打
込み、熱処理により析出物を形成した後エピタキシャル
結晶を成長させる方法が「米国特許第４４０１５０６号
」に記載されている。
面の欠陥を低減するため、シリコン基板内部に結晶欠陥
を形成し重金属不純物等をゲッタリングすることがおこ
なわれていた。例えば、シリコン基板に酸素イオンを打
込み、熱処理により析出物を形成した後エピタキシャル
結晶を成長させる方法が「米国特許第４４０１５０６号
」に記載されている。
しかしシリコン基板内部に結晶欠陥を形成するとシリコ
ンウェハが反り易くなり、素子製造プロセスのホトリソ
グラフィ工程でマスク合わせが困難になり素子製造歩留
りが低下するという欠点がある。 【課題を解決するための手段ｌ 上記従来技術の欠点は、シリコン基板に炭素イオンを打
ち込んだ後シリコンエピタキシャル結晶を成長すること
により除くことができる。 【作用） 発明者はシリコン基板に炭素イオンを打ち込んだ後基板
上にシリコン結晶をエピタキシャル成長することにより
、基板内部に結晶欠陥を形成すること無くエピタキシャ
ル結晶内部およびエピタキシャル結晶表面の結晶欠陥が
低減することを見出した。本発明の製造方法によれば基
板内部に反りの原因となる結晶欠陥が無いため、ウェハ
に反りを発生すること無くエピタキシャル結晶層および
エピタキシャル結晶表面の結晶欠陥を極めて低く抑える
ことができる。 【実施例１ 以下本発明の実施例につき、図面を参照して詳細に説明
する。 第１図に示すように、先ず、チョコラルスキ弓き上げ法
で作成した抵抗率０．０２Ωｃｍ、主面（１１１）のア
ンチモンをドープしたシリコン基板１の裏面に炭素イオ
ンをエネルギｌ Ｍ ｅ Ｖで１ｃｍ２当り５Ｘ１０”
個打ち込み、基板裏面から２μｍの深さの領域に炭素イ
オン打込み層２を形成した（第１図（ａ））。次に基板
表面側にジクロルシランの還元によりシリコンエピタキ
シャル結晶３を２μｍ成長させた（第１図（ｂ））。 ライトエツチングによりエピタキシャル結晶表面の結晶
欠陥に起因するエッチピットの密度を測定したところエ
ッチピットの密度はＩｃｍ２当り２Ｘ１０３個となり、
炭素イオン打込みをおこなわなかった場合のエッチピッ
トの密度Ｉｃｍ２当りＩ Ｘ １０’個と比へて極めて
低くなっている。 このシリコン基板内部には透過電子顕微鏡で観略しても
欠陥は認められず、半導体素子形成のプロセスを経ても
反りが発生することはなかった。 上記実施例では炭素イオン打込みをシリコン基板の裏面
全面に施しているが、所望の部分領域のみに炭素イオン
を打ち込むことも可能である。 次にレジストをイオン打込みのマスクとして所望の部分
領域のみに炭素イオンを打込む場合の実施例を第２図を
参照して説明する。 先ず、チョコラルスキ引き上げ法で作成した抵抗￥！＝
１０ΩＣｍ、主面（１００）の鱗をドープしたシリコン
基板１上にレジスト４を塗布し、公知のホトリソグラフ
ィ技術を用いて所望の領域のみレジストを除去する（第
２図（ａ））。 次いで、残余のレジストをマスクにして炭素イオンを、
エネルギ２００ｋｅＶで、Ｉｃｍ２当りＩ Ｘ １０１
４個打込み、打込み層２を形成し、ついで該レジスト４
を除去した後シリコン結晶３をエピタキシャル成長する
（第２図（ｂ））。 このようにして得られたシリコンエピタキシャル結晶を
１１００℃１時間水蒸気を含む酸素雰囲気中で熱処理を
施した後、セコエツチングによりエピタキシャル結晶３
表面に形成される酸化誘起積層欠陥の密度を測定した。 炭素イオン打込み層２の上に成長したエピタキシャル結
晶の表面では１ｃｍ２当りＩ Ｘ １０２個の酸化誘起
積層欠陥が発生しており、炭素イオン打込みをおこなっ
ていない基板上に成長したシリコンエピタキシャル結晶
表面で発生した１ｃｍ２当り５ Ｘ １０”個の酸化誘
起積層欠陥と比べると大幅に結晶欠陥が低減されている
。該シリコンエピタキシャル結晶中に半導体素子を形成
すると、素子のリーク電流歩留りは９７％となり高歩留
りで高品質の半導体素子が得られた。 また、上記実施例ではシリコンエピタキシャル結晶をシ
リコン基板全面に成長しているが、本発明はシリコン基
板全面にエピタキシャル結晶を成長させるエピタキシャ
ル成長法のみに関わるものではない。 第３図は、本発明をシリコン結晶の選択エピタキシャル
成長に実施した例を示す。 先ず、チョコラルスキ引き上げ法で作成した抵抗率１０
ΩＣｍ、主面（１００）のポロンをドブしたシリコン基
板１上にシリコン酸化膜５を堆積させ、公知のホトリソ
グラフィ技術とエツチング技術を用いて所望の領域にシ
リコン基板を露出させる（第３図（ａ））。次に、炭素
イオンをエネルギ２００ｋｅＶで］、ｃｍ２当りＩ Ｘ
１０１４個打込み、露出したシリコン基板の領域にの
み炭素イオン打込み層２を形成し、該露出シリコン基板
上に選択的にシリコンエピタキシャル結晶３を成長させ
る（第３図（ｂ））。 ライトエツチングによりエピタキシャル結晶表面の結晶
欠陥に起因するエッチピントの密度を測定したところエ
ッチピットの密度は１ｃｍ２当り３ Ｘ １０３個とな
り、炭素イオン打込みをおこなわなかった場合のエッチ
ピットの密度１ｃｍ２当りＩ Ｘ １０’個と比へて極
めて低くなっている。 なお上記実施例の説明ではシリコン基板結晶をチョコラ
ルスキ法により作成しているが、フロトゾーン法により
作成した基板を用いても同様の効果が得られる。また、
基板の導電型、抵抗率、面方位およびエピタキシャル成
長の方法、成長層の厚さ、成長層の抵抗率は問わない。 （発明の効果） 以上詳細に説明したように、本発明によればシリコンウ
ェハに反りを発生させること無くエピタキシャル結晶層
およびエピタキシャル結晶表面の欠陥を極めて低く抑え
ることができ、高歩留り、高品質の半導体装置を得るこ
とができる。
ンウェハが反り易くなり、素子製造プロセスのホトリソ
グラフィ工程でマスク合わせが困難になり素子製造歩留
りが低下するという欠点がある。 【課題を解決するための手段ｌ 上記従来技術の欠点は、シリコン基板に炭素イオンを打
ち込んだ後シリコンエピタキシャル結晶を成長すること
により除くことができる。 【作用） 発明者はシリコン基板に炭素イオンを打ち込んだ後基板
上にシリコン結晶をエピタキシャル成長することにより
、基板内部に結晶欠陥を形成すること無くエピタキシャ
ル結晶内部およびエピタキシャル結晶表面の結晶欠陥が
低減することを見出した。本発明の製造方法によれば基
板内部に反りの原因となる結晶欠陥が無いため、ウェハ
に反りを発生すること無くエピタキシャル結晶層および
エピタキシャル結晶表面の結晶欠陥を極めて低く抑える
ことができる。 【実施例１ 以下本発明の実施例につき、図面を参照して詳細に説明
する。 第１図に示すように、先ず、チョコラルスキ弓き上げ法
で作成した抵抗率０．０２Ωｃｍ、主面（１１１）のア
ンチモンをドープしたシリコン基板１の裏面に炭素イオ
ンをエネルギｌ Ｍ ｅ Ｖで１ｃｍ２当り５Ｘ１０”
個打ち込み、基板裏面から２μｍの深さの領域に炭素イ
オン打込み層２を形成した（第１図（ａ））。次に基板
表面側にジクロルシランの還元によりシリコンエピタキ
シャル結晶３を２μｍ成長させた（第１図（ｂ））。 ライトエツチングによりエピタキシャル結晶表面の結晶
欠陥に起因するエッチピットの密度を測定したところエ
ッチピットの密度はＩｃｍ２当り２Ｘ１０３個となり、
炭素イオン打込みをおこなわなかった場合のエッチピッ
トの密度Ｉｃｍ２当りＩ Ｘ １０’個と比へて極めて
低くなっている。 このシリコン基板内部には透過電子顕微鏡で観略しても
欠陥は認められず、半導体素子形成のプロセスを経ても
反りが発生することはなかった。 上記実施例では炭素イオン打込みをシリコン基板の裏面
全面に施しているが、所望の部分領域のみに炭素イオン
を打ち込むことも可能である。 次にレジストをイオン打込みのマスクとして所望の部分
領域のみに炭素イオンを打込む場合の実施例を第２図を
参照して説明する。 先ず、チョコラルスキ引き上げ法で作成した抵抗￥！＝
１０ΩＣｍ、主面（１００）の鱗をドープしたシリコン
基板１上にレジスト４を塗布し、公知のホトリソグラフ
ィ技術を用いて所望の領域のみレジストを除去する（第
２図（ａ））。 次いで、残余のレジストをマスクにして炭素イオンを、
エネルギ２００ｋｅＶで、Ｉｃｍ２当りＩ Ｘ １０１
４個打込み、打込み層２を形成し、ついで該レジスト４
を除去した後シリコン結晶３をエピタキシャル成長する
（第２図（ｂ））。 このようにして得られたシリコンエピタキシャル結晶を
１１００℃１時間水蒸気を含む酸素雰囲気中で熱処理を
施した後、セコエツチングによりエピタキシャル結晶３
表面に形成される酸化誘起積層欠陥の密度を測定した。 炭素イオン打込み層２の上に成長したエピタキシャル結
晶の表面では１ｃｍ２当りＩ Ｘ １０２個の酸化誘起
積層欠陥が発生しており、炭素イオン打込みをおこなっ
ていない基板上に成長したシリコンエピタキシャル結晶
表面で発生した１ｃｍ２当り５ Ｘ １０”個の酸化誘
起積層欠陥と比べると大幅に結晶欠陥が低減されている
。該シリコンエピタキシャル結晶中に半導体素子を形成
すると、素子のリーク電流歩留りは９７％となり高歩留
りで高品質の半導体素子が得られた。 また、上記実施例ではシリコンエピタキシャル結晶をシ
リコン基板全面に成長しているが、本発明はシリコン基
板全面にエピタキシャル結晶を成長させるエピタキシャ
ル成長法のみに関わるものではない。 第３図は、本発明をシリコン結晶の選択エピタキシャル
成長に実施した例を示す。 先ず、チョコラルスキ引き上げ法で作成した抵抗率１０
ΩＣｍ、主面（１００）のポロンをドブしたシリコン基
板１上にシリコン酸化膜５を堆積させ、公知のホトリソ
グラフィ技術とエツチング技術を用いて所望の領域にシ
リコン基板を露出させる（第３図（ａ））。次に、炭素
イオンをエネルギ２００ｋｅＶで］、ｃｍ２当りＩ Ｘ
１０１４個打込み、露出したシリコン基板の領域にの
み炭素イオン打込み層２を形成し、該露出シリコン基板
上に選択的にシリコンエピタキシャル結晶３を成長させ
る（第３図（ｂ））。 ライトエツチングによりエピタキシャル結晶表面の結晶
欠陥に起因するエッチピントの密度を測定したところエ
ッチピットの密度は１ｃｍ２当り３ Ｘ １０３個とな
り、炭素イオン打込みをおこなわなかった場合のエッチ
ピットの密度１ｃｍ２当りＩ Ｘ １０’個と比へて極
めて低くなっている。 なお上記実施例の説明ではシリコン基板結晶をチョコラ
ルスキ法により作成しているが、フロトゾーン法により
作成した基板を用いても同様の効果が得られる。また、
基板の導電型、抵抗率、面方位およびエピタキシャル成
長の方法、成長層の厚さ、成長層の抵抗率は問わない。 （発明の効果） 以上詳細に説明したように、本発明によればシリコンウ
ェハに反りを発生させること無くエピタキシャル結晶層
およびエピタキシャル結晶表面の欠陥を極めて低く抑え
ることができ、高歩留り、高品質の半導体装置を得るこ
とができる。
第１図、第２図および第３図はそれぞれ本発明の実施例
になるシリコン基板およびシリコンエピタキシャル結晶
層の断面図である。 符号の説明
になるシリコン基板およびシリコンエピタキシャル結晶
層の断面図である。 符号の説明
Claims (1)
- １、所定の領域に炭素イオン打込みを施した半導体基板
上に半導体結晶をエピタキシャル成長させる工程と、該
半導体エピタキシャル結晶に半導体装置を構成する素子
を形成する工程を含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11004090A JPH0410544A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11004090A JPH0410544A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410544A true JPH0410544A (ja) | 1992-01-14 |
Family
ID=14525590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11004090A Pending JPH0410544A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410544A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232324A (ja) * | 1996-02-23 | 1997-09-05 | Nec Corp | 半導体基板及びその製造方法 |
| EP0949689A3 (en) * | 1998-04-07 | 2000-06-14 | Sony Corporation | Epitaxial semiconductor substrate and manufacturing method thereof; manufacturing method of semiconductor device and of solid-state imaging device |
| US6258695B1 (en) | 1999-02-04 | 2001-07-10 | International Business Machines Corporation | Dislocation suppression by carbon incorporation |
| KR100328188B1 (ko) * | 1993-03-30 | 2002-06-20 | 이데이 노부유끼 | 반도체 기판,고체 촬상 장치 및 그 제조 방법 |
| US6537655B2 (en) * | 1998-12-09 | 2003-03-25 | Memc Electronic Materials, Inc. | Epitaxial silicon wafer with intrinsic gettering and a method for the preparation thereof |
| JP2006313922A (ja) * | 1993-03-30 | 2006-11-16 | Sony Corp | 固体撮像素子の製造方法、固体撮像素子、Ｓｉ基板及び半導体基板の製造方法 |
| JP2014229872A (ja) * | 2013-05-27 | 2014-12-08 | シャープ株式会社 | 窒化物半導体エピタキシャルウェハ |
-
1990
- 1990-04-27 JP JP11004090A patent/JPH0410544A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328188B1 (ko) * | 1993-03-30 | 2002-06-20 | 이데이 노부유끼 | 반도체 기판,고체 촬상 장치 및 그 제조 방법 |
| JP2006313922A (ja) * | 1993-03-30 | 2006-11-16 | Sony Corp | 固体撮像素子の製造方法、固体撮像素子、Ｓｉ基板及び半導体基板の製造方法 |
| JP4613886B2 (ja) * | 1993-03-30 | 2011-01-19 | ソニー株式会社 | 固体撮像素子の製造方法、及び半導体基板の製造方法 |
| JPH09232324A (ja) * | 1996-02-23 | 1997-09-05 | Nec Corp | 半導体基板及びその製造方法 |
| EP0949689A3 (en) * | 1998-04-07 | 2000-06-14 | Sony Corporation | Epitaxial semiconductor substrate and manufacturing method thereof; manufacturing method of semiconductor device and of solid-state imaging device |
| US6344092B1 (en) | 1998-04-07 | 2002-02-05 | Sony Corporation | Epitaxial semiconductor substrate, manufacturing method thereof, manufacturing method of semiconductor device and manufacturing method of solid-state imaging device |
| US6537655B2 (en) * | 1998-12-09 | 2003-03-25 | Memc Electronic Materials, Inc. | Epitaxial silicon wafer with intrinsic gettering and a method for the preparation thereof |
| US6958092B2 (en) | 1998-12-09 | 2005-10-25 | Memc Electronic Materials, Inc. | Epitaxial silicon wafer with intrinsic gettering and a method for the preparation thereof |
| US6258695B1 (en) | 1999-02-04 | 2001-07-10 | International Business Machines Corporation | Dislocation suppression by carbon incorporation |
| JP2014229872A (ja) * | 2013-05-27 | 2014-12-08 | シャープ株式会社 | 窒化物半導体エピタキシャルウェハ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3143473B2 (ja) | シリコンオンポーラスシリコン；製造方法及び材料 | |
| KR0182855B1 (ko) | 에스오아이 기판의 제조방법 | |
| JP3353277B2 (ja) | エピタキシャルウェハの製造方法 | |
| JP2010177233A (ja) | エピタキシャルウエーハの製造方法及び固体撮像素子の製造方法 | |
| JP2998330B2 (ja) | Ｓｉｍｏｘ基板及びその製造方法 | |
| JPH0410544A (ja) | 半導体装置の製造方法 | |
| US7799652B2 (en) | Method for producing epitaxial wafer with buried diffusion layer and epitaxial wafer with buried diffusion layer | |
| JPS6142855B2 (ja) | ||
| US6762112B2 (en) | Method for manufacturing isolating structures | |
| JP4790211B2 (ja) | Ｓｏｉ基板と半導体基板及びその製造方法 | |
| JPS6327852B2 (ja) | ||
| JPH0479372A (ja) | 半導体基板の製造方法 | |
| JP2004014878A (ja) | 半導体基板の製造方法及び半導体装置 | |
| JPH10214843A (ja) | 半導体基板の製造方法 | |
| JPH03235326A (ja) | 半導体装置の製造方法 | |
| KR100390909B1 (ko) | 반도체소자의 게더링 방법 | |
| JP3123321B2 (ja) | 半導体エピタキシャルウエハ、その製造方法及び半導体装置 | |
| JPS63293817A (ja) | 半導体装置の製造方法 | |
| CN117423613A (zh) | 外延晶圆及其制造方法、半导体器件的制造方法 | |
| JPS588134B2 (ja) | 半導体装置の製造方法 | |
| JPS62299015A (ja) | 半導体装置の製造方法 | |
| JPH03293718A (ja) | シリコン単結晶基板の処理方法 | |
| JPS58199537A (ja) | 高抵抗半導体層の製造方法 | |
| JPS59194431A (ja) | 半導体基板へのイオン注入方法 | |
| JPS63261752A (ja) | 半導体装置の製造方法 |