JPS63261752A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63261752A JPS63261752A JP9647087A JP9647087A JPS63261752A JP S63261752 A JPS63261752 A JP S63261752A JP 9647087 A JP9647087 A JP 9647087A JP 9647087 A JP9647087 A JP 9647087A JP S63261752 A JPS63261752 A JP S63261752A
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- Japan
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- epitaxial layer
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- type
- type semiconductor
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- Pending
Links
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Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ)産業上の利用分野
本発明は、静電誘導形サイリスタなどの半導体装置の製
造方法に関する。
造方法に関する。
(ロ)従来の技術
スイッチング特性の特に優れたサイリスタとして、近年
、静電誘導型サイリスタが種々提案されている。例えば
、特公昭59−33988号公報に詳しい。
、静電誘導型サイリスタが種々提案されている。例えば
、特公昭59−33988号公報に詳しい。
その一般的構造は第2図で示すように、格子状あるいは
網目状のP+型半導体層(1)を埋込んでいるN−型半
導体層(2)の表裏面にそれぞれP+型半導体層(3)
およびN+型型半体体層4)を形成したものである。
網目状のP+型半導体層(1)を埋込んでいるN−型半
導体層(2)の表裏面にそれぞれP+型半導体層(3)
およびN+型型半体体層4)を形成したものである。
前記P 型半導体層(3)、N+型型半体体層4)はそ
+ れぞれアノード層、カソード層と称され、この闇に電流
を流すように、それぞれの表面にはアノード電極(5)
およびカソード電極(6)が形成されている。
+ れぞれアノード層、カソード層と称され、この闇に電流
を流すように、それぞれの表面にはアノード電極(5)
およびカソード電極(6)が形成されている。
そして前記P”ffi半導体層(1)はゲート層と称さ
れ、ここに前記カソード電極(6)に対し負の電圧を印
加すると、P+型半導体層(1)の周囲に望乏層が発生
し、アノード電極(5)、カソード電極(6)間を流れ
る電流が制御される。
れ、ここに前記カソード電極(6)に対し負の電圧を印
加すると、P+型半導体層(1)の周囲に望乏層が発生
し、アノード電極(5)、カソード電極(6)間を流れ
る電流が制御される。
ところでこの種半導体装置は、N+型型半体体層4)に
N′″型半型体導体層)をエピタキシャル成長させ、P
+型半導体層(1)を選択的に拡散し、更にN−型半導
体Rf21をエピタキシャル成長させて、N 型半導体
層(2)内にP+型半導体層(1)を埋込んでいる。
N′″型半型体導体層)をエピタキシャル成長させ、P
+型半導体層(1)を選択的に拡散し、更にN−型半導
体Rf21をエピタキシャル成長させて、N 型半導体
層(2)内にP+型半導体層(1)を埋込んでいる。
しかしながら、埋込み半導体層上に不純物を若干ドーピ
ングしながら所望の比抵抗のエピタキシャル層を形成す
るのであるが、このエピタキシャル成長の際、十分なオ
ートドピングの制御ができず、高抵抗な半導体層が得ら
れないという問題点があった。
ングしながら所望の比抵抗のエピタキシャル層を形成す
るのであるが、このエピタキシャル成長の際、十分なオ
ートドピングの制御ができず、高抵抗な半導体層が得ら
れないという問題点があった。
斯る問題点を解消するため、本願出願人は一導電型の高
抵抗半導体層の一面に、埋込み半導体領域となる高濃度
の逆導電型半導体領域を選択的(こ形成し、この逆導電
型半導体@層表面に、一導電型の不純物を拡散した後、
前記高抵抗半導体層の一面に一導電型の富抵抗エピタキ
シャル層を形成する、半導体装置の製造方法を先に提案
した(特開昭61−289664号に詳しい)。
抵抗半導体層の一面に、埋込み半導体領域となる高濃度
の逆導電型半導体領域を選択的(こ形成し、この逆導電
型半導体@層表面に、一導電型の不純物を拡散した後、
前記高抵抗半導体層の一面に一導電型の富抵抗エピタキ
シャル層を形成する、半導体装置の製造方法を先に提案
した(特開昭61−289664号に詳しい)。
(/j 発明が解決しようとする問題点しかし、この方
法については、ウェルの気相成長処理枚数により必要と
する不純物?a度のSi成長層を形成するには、条件設
定上、かなり困難であり、特に実験段階での少数ウェハ
から実用化に移行して大盪のウェハ処理枚数となるとこ
の問題が顕著となる。
法については、ウェルの気相成長処理枚数により必要と
する不純物?a度のSi成長層を形成するには、条件設
定上、かなり困難であり、特に実験段階での少数ウェハ
から実用化に移行して大盪のウェハ処理枚数となるとこ
の問題が顕著となる。
め込み層に対し、逆導電形の不純物濃度で約5.5 、
j;+”X10 /cJ5枚処理の場合の方が多くな
る。
j;+”X10 /cJ5枚処理の場合の方が多くな
る。
本発明は5i(J’4による高温でのSi気相成長によ
り、Si&板ウェハに埋め込み層を形成する際、そのオ
ートドーピングを容易に防止し、かつ同方法において少
数の実験的ウェハ処理枚数から実用化に対する多数のウ
ェハ処理枚数に応じ対応し得ることを目的とする。
り、Si&板ウェハに埋め込み層を形成する際、そのオ
ートドーピングを容易に防止し、かつ同方法において少
数の実験的ウェハ処理枚数から実用化に対する多数のウ
ェハ処理枚数に応じ対応し得ることを目的とする。
に)問題点を解決するための手段
本発明は、一導電型の高抵抗半導体層の一面に、埋込み
半導体領域となる高濃度の逆導電型半導体領域を選択的
に形成し、この逆導電型半導体領域表面に、一導電型の
不純物層を拡散形成した後、この不純物層を気相エツチ
ングにより除去し、続いて1μm以上の高抵抗エピタキ
シャル層を形成し、その後、この高抵抗エピタキシャル
層を気相エツチングにより除去した後、前記高抵抗半導
体層の一面に一導電型の高抵抗エピタキシャル層を形成
することを特徴とする。
半導体領域となる高濃度の逆導電型半導体領域を選択的
に形成し、この逆導電型半導体領域表面に、一導電型の
不純物層を拡散形成した後、この不純物層を気相エツチ
ングにより除去し、続いて1μm以上の高抵抗エピタキ
シャル層を形成し、その後、この高抵抗エピタキシャル
層を気相エツチングにより除去した後、前記高抵抗半導
体層の一面に一導電型の高抵抗エピタキシャル層を形成
することを特徴とする。
(ホ)作用
この埋込み層表面の逆導電形不純物拡散層を除去した後
に成長した2〜3μmのSi成長層の不純物濃度は気相
成長の処理枚数に依存するが高濃度とはなり得ない。こ
れは最初の気相エツチング除去層が埋め込み表面の逆導
電形不純物拡散層の接合部付近までエツチング除去する
ため、基板からのオートドーピングはほとんどなく、除
去層に含まれる不純物がオートドーピングの原因となっ
ているためである。そしてこの不純物は気相成長装置ペ
ルジャー内のガスパージでオートドーピング効果を抑え
ることができるためである。従ってこの2〜3μmのS
i成長層を気相エツチングし再度必要とする不純物濃度
のSi成長層を不純物ドーピング址の制御により得るこ
とが可能となる。
に成長した2〜3μmのSi成長層の不純物濃度は気相
成長の処理枚数に依存するが高濃度とはなり得ない。こ
れは最初の気相エツチング除去層が埋め込み表面の逆導
電形不純物拡散層の接合部付近までエツチング除去する
ため、基板からのオートドーピングはほとんどなく、除
去層に含まれる不純物がオートドーピングの原因となっ
ているためである。そしてこの不純物は気相成長装置ペ
ルジャー内のガスパージでオートドーピング効果を抑え
ることができるためである。従ってこの2〜3μmのS
i成長層を気相エツチングし再度必要とする不純物濃度
のSi成長層を不純物ドーピング址の制御により得るこ
とが可能となる。
(へ) 実施例
以下、本発明の一実施例を第1図イ)ないし第2図(ホ
)に従い説明する。
)に従い説明する。
N+型のシリコン半導体基板(4)にN 型の第1のエ
ピタキシャル層(社)を形成する。そして、エピタキシ
ャル層(社)上の酸化膜■をバターニングして、この酸
化膜■をマスクとしてボロン(B)などのp型不純物を
選択的に拡散して、P+型半導体領域(1)を形成する
(第2図K)参照)。
ピタキシャル層(社)を形成する。そして、エピタキシ
ャル層(社)上の酸化膜■をバターニングして、この酸
化膜■をマスクとしてボロン(B)などのp型不純物を
選択的に拡散して、P+型半導体領域(1)を形成する
(第2図K)参照)。
+
次いで、P 型半導体領域(1)の表面にリン(P>、
ヒ素(As )などのN型不純物層に)をイオン注入な
どにより拡散する(第2図(ロ)参照)。
ヒ素(As )などのN型不純物層に)をイオン注入な
どにより拡散する(第2図(ロ)参照)。
続いて、気相エツチングにより、酸化膜におよびN型不
純物届ノを除去する(第2図1参照)。
純物届ノを除去する(第2図1参照)。
そして、第1のエピタキシャル75 f21)ノ上に2
〜3μm程度の高抵抗エピタキシャル層(器を形成する
(第2図に)参照)。然る後、気相エツチングにより高
抵抗エピタキシャルR(5)を除去した後、第1のエピ
タキシャル/ff1(2iの上に第2のエピタキシャル
層t2のを形成する。この第1、第2のエピタキシャル
ffi (21+ (24JにてN−型半導体層(2)
が形成され、+ このN−型半導体層(2)にP 型半導体領域(1)が
埋込まれる(第2図(ホ)参照)。この第2のエピタキ
高抵抗なエピタキシャル層t24)を形成することがで
きる、 然る後、N−型半導体層(2)上にP+型半導体層(3
)を形成し、N 型半導体基板(4)とP+型型半導体 層(3)の夫々の表面にアノード電極(5)、およびカ
ソード電WAf61を形成して、第2図に示すような静
電誘電型サイリスタが形成される。
〜3μm程度の高抵抗エピタキシャル層(器を形成する
(第2図に)参照)。然る後、気相エツチングにより高
抵抗エピタキシャルR(5)を除去した後、第1のエピ
タキシャル/ff1(2iの上に第2のエピタキシャル
層t2のを形成する。この第1、第2のエピタキシャル
ffi (21+ (24JにてN−型半導体層(2)
が形成され、+ このN−型半導体層(2)にP 型半導体領域(1)が
埋込まれる(第2図(ホ)参照)。この第2のエピタキ
高抵抗なエピタキシャル層t24)を形成することがで
きる、 然る後、N−型半導体層(2)上にP+型半導体層(3
)を形成し、N 型半導体基板(4)とP+型型半導体 層(3)の夫々の表面にアノード電極(5)、およびカ
ソード電WAf61を形成して、第2図に示すような静
電誘電型サイリスタが形成される。
(ト) 発明の詳細
な説明したように、本発明によれば、エピタキシャル層
形成の際、オートドーピングが制御され、高抵抗なエピ
タキシャル層を形成することができる。
形成の際、オートドーピングが制御され、高抵抗なエピ
タキシャル層を形成することができる。
第1図は本発明の製造方法を示す各工程における断面図
、第2図は静電誘導型サイリスタの構造を示す断面図で
ある。 (11・・・P+型半導体層、(2)・・・N−型半導
体層、(3ン・・・P+型半導体層、(4)・・・N+
+半導体層(半導体基板)。
、第2図は静電誘導型サイリスタの構造を示す断面図で
ある。 (11・・・P+型半導体層、(2)・・・N−型半導
体層、(3ン・・・P+型半導体層、(4)・・・N+
+半導体層(半導体基板)。
Claims (1)
- (1)一導電型の高抵抗半導体層の一面に、埋込み半導
体領域となる高濃度の逆導電型半導体領域を選択的に形
成し、この逆導電型半導体領域表面に、一導電型の不純
物層を拡散形成した後、この不純物層を気相エッチング
により除去し、続いて、1μm以上の高抵抗エピタキシ
ャル層を形成し、その後、この高抵抗エピタキシャル層
を気相エッチングにより除去した後、前記高抵抗半導体
層の一面に一導電型の高抵抗エピタキシャル層を形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9647087A JPS63261752A (ja) | 1987-04-20 | 1987-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9647087A JPS63261752A (ja) | 1987-04-20 | 1987-04-20 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63261752A true JPS63261752A (ja) | 1988-10-28 |
Family
ID=14165923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9647087A Pending JPS63261752A (ja) | 1987-04-20 | 1987-04-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63261752A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008010807A (ja) * | 2006-05-30 | 2008-01-17 | Mitsubishi Electric Corp | 半導体積層構造の製造方法 |
US7538409B2 (en) | 2006-06-07 | 2009-05-26 | International Business Machines Corporation | Semiconductor devices |
-
1987
- 1987-04-20 JP JP9647087A patent/JPS63261752A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008010807A (ja) * | 2006-05-30 | 2008-01-17 | Mitsubishi Electric Corp | 半導体積層構造の製造方法 |
US7538409B2 (en) | 2006-06-07 | 2009-05-26 | International Business Machines Corporation | Semiconductor devices |
US7582949B2 (en) | 2006-06-07 | 2009-09-01 | International Business Machines Corporation | Semiconductor devices |
US7755161B2 (en) | 2006-06-07 | 2010-07-13 | International Business Machines Corporation | Semiconductor devices |
US8035190B2 (en) | 2006-06-07 | 2011-10-11 | International Business Machines Corporation | Semiconductor devices |
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