JPS63261752A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63261752A JPS63261752A JP9647087A JP9647087A JPS63261752A JP S63261752 A JPS63261752 A JP S63261752A JP 9647087 A JP9647087 A JP 9647087A JP 9647087 A JP9647087 A JP 9647087A JP S63261752 A JPS63261752 A JP S63261752A
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- Japan
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- layer
- epitaxial layer
- semiconductor region
- type
- type semiconductor
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 12
- 239000012808 vapor phase Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 5
- 235000012431 wafers Nutrition 0.000 abstract description 6
- 238000009792 diffusion process Methods 0.000 abstract description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052785 arsenic Inorganic materials 0.000 abstract description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052796 boron Inorganic materials 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 description 4
- 238000001947 vapour-phase growth Methods 0.000 description 4
- 230000006698 induction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ）産業上の利用分野
本発明は、静電誘導形サイリスタなどの半導体装置の製
造方法に関する。
造方法に関する。
（ロ）従来の技術
スイッチング特性の特に優れたサイリスタとして、近年
、静電誘導型サイリスタが種々提案されている。例えば
、特公昭５９−３３９８８号公報に詳しい。
、静電誘導型サイリスタが種々提案されている。例えば
、特公昭５９−３３９８８号公報に詳しい。
その一般的構造は第２図で示すように、格子状あるいは
網目状のＰ＋型半導体層（１）を埋込んでいるＮ−型半
導体層（２）の表裏面にそれぞれＰ＋型半導体層（３）
およびＮ＋型型半体体層４）を形成したものである。
網目状のＰ＋型半導体層（１）を埋込んでいるＮ−型半
導体層（２）の表裏面にそれぞれＰ＋型半導体層（３）
およびＮ＋型型半体体層４）を形成したものである。
前記Ｐ 型半導体層（３）、Ｎ＋型型半体体層４）はそ
＋ れぞれアノード層、カソード層と称され、この闇に電流
を流すように、それぞれの表面にはアノード電極（５）
およびカソード電極（６）が形成されている。
＋ れぞれアノード層、カソード層と称され、この闇に電流
を流すように、それぞれの表面にはアノード電極（５）
およびカソード電極（６）が形成されている。
そして前記Ｐ”ｆｆｉ半導体層（１）はゲート層と称さ
れ、ここに前記カソード電極（６）に対し負の電圧を印
加すると、Ｐ＋型半導体層（１）の周囲に望乏層が発生
し、アノード電極（５）、カソード電極（６）間を流れ
る電流が制御される。
れ、ここに前記カソード電極（６）に対し負の電圧を印
加すると、Ｐ＋型半導体層（１）の周囲に望乏層が発生
し、アノード電極（５）、カソード電極（６）間を流れ
る電流が制御される。
ところでこの種半導体装置は、Ｎ＋型型半体体層４）に
Ｎ′″型半型体導体層）をエピタキシャル成長させ、Ｐ
＋型半導体層（１）を選択的に拡散し、更にＮ−型半導
体Ｒｆ２１をエピタキシャル成長させて、Ｎ 型半導体
層（２）内にＰ＋型半導体層（１）を埋込んでいる。
Ｎ′″型半型体導体層）をエピタキシャル成長させ、Ｐ
＋型半導体層（１）を選択的に拡散し、更にＮ−型半導
体Ｒｆ２１をエピタキシャル成長させて、Ｎ 型半導体
層（２）内にＰ＋型半導体層（１）を埋込んでいる。
しかしながら、埋込み半導体層上に不純物を若干ドーピ
ングしながら所望の比抵抗のエピタキシャル層を形成す
るのであるが、このエピタキシャル成長の際、十分なオ
ートドピングの制御ができず、高抵抗な半導体層が得ら
れないという問題点があった。
ングしながら所望の比抵抗のエピタキシャル層を形成す
るのであるが、このエピタキシャル成長の際、十分なオ
ートドピングの制御ができず、高抵抗な半導体層が得ら
れないという問題点があった。
斯る問題点を解消するため、本願出願人は一導電型の高
抵抗半導体層の一面に、埋込み半導体領域となる高濃度
の逆導電型半導体領域を選択的（こ形成し、この逆導電
型半導体＠層表面に、一導電型の不純物を拡散した後、
前記高抵抗半導体層の一面に一導電型の富抵抗エピタキ
シャル層を形成する、半導体装置の製造方法を先に提案
した（特開昭６１−２８９６６４号に詳しい）。
抵抗半導体層の一面に、埋込み半導体領域となる高濃度
の逆導電型半導体領域を選択的（こ形成し、この逆導電
型半導体＠層表面に、一導電型の不純物を拡散した後、
前記高抵抗半導体層の一面に一導電型の富抵抗エピタキ
シャル層を形成する、半導体装置の製造方法を先に提案
した（特開昭６１−２８９６６４号に詳しい）。
（／ｊ 発明が解決しようとする問題点しかし、この方
法については、ウェルの気相成長処理枚数により必要と
する不純物？ａ度のＳｉ成長層を形成するには、条件設
定上、かなり困難であり、特に実験段階での少数ウェハ
から実用化に移行して大盪のウェハ処理枚数となるとこ
の問題が顕著となる。
法については、ウェルの気相成長処理枚数により必要と
する不純物？ａ度のＳｉ成長層を形成するには、条件設
定上、かなり困難であり、特に実験段階での少数ウェハ
から実用化に移行して大盪のウェハ処理枚数となるとこ
の問題が顕著となる。
め込み層に対し、逆導電形の不純物濃度で約５．５ 、
ｊ；＋”Ｘ１０ ／ｃＪ５枚処理の場合の方が多くな
る。
ｊ；＋”Ｘ１０ ／ｃＪ５枚処理の場合の方が多くな
る。
本発明は５ｉ（Ｊ’４による高温でのＳｉ気相成長によ
り、Ｓｉ＆板ウェハに埋め込み層を形成する際、そのオ
ートドーピングを容易に防止し、かつ同方法において少
数の実験的ウェハ処理枚数から実用化に対する多数のウ
ェハ処理枚数に応じ対応し得ることを目的とする。
り、Ｓｉ＆板ウェハに埋め込み層を形成する際、そのオ
ートドーピングを容易に防止し、かつ同方法において少
数の実験的ウェハ処理枚数から実用化に対する多数のウ
ェハ処理枚数に応じ対応し得ることを目的とする。
に）問題点を解決するための手段
本発明は、一導電型の高抵抗半導体層の一面に、埋込み
半導体領域となる高濃度の逆導電型半導体領域を選択的
に形成し、この逆導電型半導体領域表面に、一導電型の
不純物層を拡散形成した後、この不純物層を気相エツチ
ングにより除去し、続いて１μｍ以上の高抵抗エピタキ
シャル層を形成し、その後、この高抵抗エピタキシャル
層を気相エツチングにより除去した後、前記高抵抗半導
体層の一面に一導電型の高抵抗エピタキシャル層を形成
することを特徴とする。
半導体領域となる高濃度の逆導電型半導体領域を選択的
に形成し、この逆導電型半導体領域表面に、一導電型の
不純物層を拡散形成した後、この不純物層を気相エツチ
ングにより除去し、続いて１μｍ以上の高抵抗エピタキ
シャル層を形成し、その後、この高抵抗エピタキシャル
層を気相エツチングにより除去した後、前記高抵抗半導
体層の一面に一導電型の高抵抗エピタキシャル層を形成
することを特徴とする。
（ホ）作用
この埋込み層表面の逆導電形不純物拡散層を除去した後
に成長した２〜３μｍのＳｉ成長層の不純物濃度は気相
成長の処理枚数に依存するが高濃度とはなり得ない。こ
れは最初の気相エツチング除去層が埋め込み表面の逆導
電形不純物拡散層の接合部付近までエツチング除去する
ため、基板からのオートドーピングはほとんどなく、除
去層に含まれる不純物がオートドーピングの原因となっ
ているためである。そしてこの不純物は気相成長装置ペ
ルジャー内のガスパージでオートドーピング効果を抑え
ることができるためである。従ってこの２〜３μｍのＳ
ｉ成長層を気相エツチングし再度必要とする不純物濃度
のＳｉ成長層を不純物ドーピング址の制御により得るこ
とが可能となる。
に成長した２〜３μｍのＳｉ成長層の不純物濃度は気相
成長の処理枚数に依存するが高濃度とはなり得ない。こ
れは最初の気相エツチング除去層が埋め込み表面の逆導
電形不純物拡散層の接合部付近までエツチング除去する
ため、基板からのオートドーピングはほとんどなく、除
去層に含まれる不純物がオートドーピングの原因となっ
ているためである。そしてこの不純物は気相成長装置ペ
ルジャー内のガスパージでオートドーピング効果を抑え
ることができるためである。従ってこの２〜３μｍのＳ
ｉ成長層を気相エツチングし再度必要とする不純物濃度
のＳｉ成長層を不純物ドーピング址の制御により得るこ
とが可能となる。
（へ） 実施例
以下、本発明の一実施例を第１図イ）ないし第２図（ホ
）に従い説明する。
）に従い説明する。
Ｎ＋型のシリコン半導体基板（４）にＮ 型の第１のエ
ピタキシャル層（社）を形成する。そして、エピタキシ
ャル層（社）上の酸化膜■をバターニングして、この酸
化膜■をマスクとしてボロン（Ｂ）などのｐ型不純物を
選択的に拡散して、Ｐ＋型半導体領域（１）を形成する
（第２図Ｋ）参照）。
ピタキシャル層（社）を形成する。そして、エピタキシ
ャル層（社）上の酸化膜■をバターニングして、この酸
化膜■をマスクとしてボロン（Ｂ）などのｐ型不純物を
選択的に拡散して、Ｐ＋型半導体領域（１）を形成する
（第２図Ｋ）参照）。
＋
次いで、Ｐ 型半導体領域（１）の表面にリン（Ｐ＞、
ヒ素（Ａｓ ）などのＮ型不純物層に）をイオン注入な
どにより拡散する（第２図（ロ）参照）。
ヒ素（Ａｓ ）などのＮ型不純物層に）をイオン注入な
どにより拡散する（第２図（ロ）参照）。
続いて、気相エツチングにより、酸化膜におよびＮ型不
純物届ノを除去する（第２図１参照）。
純物届ノを除去する（第２図１参照）。
そして、第１のエピタキシャル７５ ｆ２１）ノ上に２
〜３μｍ程度の高抵抗エピタキシャル層（器を形成する
（第２図に）参照）。然る後、気相エツチングにより高
抵抗エピタキシャルＲ（５）を除去した後、第１のエピ
タキシャル／ｆｆ１（２ｉの上に第２のエピタキシャル
層ｔ２のを形成する。この第１、第２のエピタキシャル
ｆｆｉ （２１＋ （２４ＪにてＮ−型半導体層（２）
が形成され、＋ このＮ−型半導体層（２）にＰ 型半導体領域（１）が
埋込まれる（第２図（ホ）参照）。この第２のエピタキ
高抵抗なエピタキシャル層ｔ２４）を形成することがで
きる、 然る後、Ｎ−型半導体層（２）上にＰ＋型半導体層（３
）を形成し、Ｎ 型半導体基板（４）とＰ＋型型半導体 層（３）の夫々の表面にアノード電極（５）、およびカ
ソード電ＷＡｆ６１を形成して、第２図に示すような静
電誘電型サイリスタが形成される。
〜３μｍ程度の高抵抗エピタキシャル層（器を形成する
（第２図に）参照）。然る後、気相エツチングにより高
抵抗エピタキシャルＲ（５）を除去した後、第１のエピ
タキシャル／ｆｆ１（２ｉの上に第２のエピタキシャル
層ｔ２のを形成する。この第１、第２のエピタキシャル
ｆｆｉ （２１＋ （２４ＪにてＮ−型半導体層（２）
が形成され、＋ このＮ−型半導体層（２）にＰ 型半導体領域（１）が
埋込まれる（第２図（ホ）参照）。この第２のエピタキ
高抵抗なエピタキシャル層ｔ２４）を形成することがで
きる、 然る後、Ｎ−型半導体層（２）上にＰ＋型半導体層（３
）を形成し、Ｎ 型半導体基板（４）とＰ＋型型半導体 層（３）の夫々の表面にアノード電極（５）、およびカ
ソード電ＷＡｆ６１を形成して、第２図に示すような静
電誘電型サイリスタが形成される。
（ト） 発明の詳細
な説明したように、本発明によれば、エピタキシャル層
形成の際、オートドーピングが制御され、高抵抗なエピ
タキシャル層を形成することができる。
形成の際、オートドーピングが制御され、高抵抗なエピ
タキシャル層を形成することができる。
第１図は本発明の製造方法を示す各工程における断面図
、第２図は静電誘導型サイリスタの構造を示す断面図で
ある。 （１１・・・Ｐ＋型半導体層、（２）・・・Ｎ−型半導
体層、（３ン・・・Ｐ＋型半導体層、（４）・・・Ｎ＋
＋半導体層（半導体基板）。
、第２図は静電誘導型サイリスタの構造を示す断面図で
ある。 （１１・・・Ｐ＋型半導体層、（２）・・・Ｎ−型半導
体層、（３ン・・・Ｐ＋型半導体層、（４）・・・Ｎ＋
＋半導体層（半導体基板）。
Claims (1)
- （１）一導電型の高抵抗半導体層の一面に、埋込み半導
体領域となる高濃度の逆導電型半導体領域を選択的に形
成し、この逆導電型半導体領域表面に、一導電型の不純
物層を拡散形成した後、この不純物層を気相エッチング
により除去し、続いて、１μｍ以上の高抵抗エピタキシ
ャル層を形成し、その後、この高抵抗エピタキシャル層
を気相エッチングにより除去した後、前記高抵抗半導体
層の一面に一導電型の高抵抗エピタキシャル層を形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9647087A JPS63261752A (ja) | 1987-04-20 | 1987-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9647087A JPS63261752A (ja) | 1987-04-20 | 1987-04-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63261752A true JPS63261752A (ja) | 1988-10-28 |
Family
ID=14165923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9647087A Pending JPS63261752A (ja) | 1987-04-20 | 1987-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63261752A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010807A (ja) * | 2006-05-30 | 2008-01-17 | Mitsubishi Electric Corp | 半導体積層構造の製造方法 |
| US7538409B2 (en) | 2006-06-07 | 2009-05-26 | International Business Machines Corporation | Semiconductor devices |
-
1987
- 1987-04-20 JP JP9647087A patent/JPS63261752A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010807A (ja) * | 2006-05-30 | 2008-01-17 | Mitsubishi Electric Corp | 半導体積層構造の製造方法 |
| US7538409B2 (en) | 2006-06-07 | 2009-05-26 | International Business Machines Corporation | Semiconductor devices |
| US7582949B2 (en) | 2006-06-07 | 2009-09-01 | International Business Machines Corporation | Semiconductor devices |
| US7755161B2 (en) | 2006-06-07 | 2010-07-13 | International Business Machines Corporation | Semiconductor devices |
| US8035190B2 (en) | 2006-06-07 | 2011-10-11 | International Business Machines Corporation | Semiconductor devices |
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